JPS63231797A - 半導体メモリ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリーに関し、特に写真蝕刻用マスク
によって記憶内容を変更する半導体メモリー（以下マス
クＲＯＭと呼ぶ）のうち、ｌメモリセルあたシ２ｂｉｔ
の記憶を行なうマスクＲＯＭに関する。

〔従来の技術〕

従来、マスクＲＯＭの大容量化に伴ない、ｌメモリセル
あたＪ）２ｂｉｔの記憶が可能なマスクＲＯＭが提案さ
れてお夛、その手法には例えば第１１図の様なものがめ
る。Ｔｏは電流検出用Ｐチャネルトランジスタでアシ、
通常はこのゲート部にカレントミラー回路等を接続し、
Ｔｏに流れる電流を検出する。ＴＩ、Ｔ２．Ｔ３．Ｔ４
・・・・・・はメモリセルトランジスタであ夛、例えば
このトランジスタのチャネル幅やチャネル長を４段階に
変化させてやれば、メモリセルトランジスタを１個選択
した時にＴｏに流れる電流は４段階に変化する事になシ
、各段階をφφ、φ１，１φ、１１に対応させればｌセ
ルあたシｚｂｉｔの記憶が可能になるものである。

〔発明が解決しようとする問題点〕

上述した従来のマスクＲＯＭは４段階の異なる電流値を
検出せねばならず、製造上の条件のバラツキによシミ流
値の比率がずれると、容易に記憶内容を読み違える可能
性が有るという欠点がある。

〔問題点を解決するための手段〕

本発明は、メモリセルのゲート電圧とドレイン電圧との
関係によって変化するメモリセル状態とによって１メモ
リセルあたり２ｂｉｔの記憶を行なうものでメジ、非連
胱的な２つの状態を組み合わせる事によシ、２つのセン
スアンプを用いてメモリセルから２ｂｉｔの記憶全貌み
出し得る事を特徴としている。

〔実施例〕

第１図から第４図は本発明に用いるメモリーセルトラン
ジスタのドレイン電圧■ゎとドレイン電流よりの特性曲
線である。

第１図は通常のＭ（Ｊ８）ランジスタの特性曲線であり
、ゲート電圧全土げればトランジスタはＯＮし電流が流
れるが、ゲート電圧が低い場合にはトランジスタは０Ｆ
ＦＬ電流は流れない。第２図はチャネル長を短くする等
の操作を行なったトランジスタの特性であシ、ドレイン
電圧が低い範囲では第１図と同様の特性を示すが、ドレ
イン電圧を高くスルト、ドレイン−ソース間のバンチス
ルー電流によシ、ゲート電圧を低く保ったままでも電流
が流れる。第３図はゲート電極とチャネル領域間の酸化
膜厚を厚くする等の操作を行なったトランジスタの特性
である。この場合、トランジスタをＯＮさせる為に必要
なゲート電圧がかな）高くなを為、適正なゲート電圧、
酸化膜厚の条件を選択すればゲート電圧を上けてもトラ
ンジスタはＯＮしない。第４図は第３図の特性を示すト
ランジスタに、チャネル長を短くする等の操作を行なっ
たものである。この場合、ゲート電圧によってトランジ
スタｉ　ＯＮさせる事は出来無いが、ドレイン電圧を高
くするとパンチスルーによシミ流が流れる。以上の４つ
のトランジスタを半導体基板上に構成した例を第５図か
ら第８図に示す。各々は第１図から第４図の特性に対応
する。

本発明では以上の４種のトランジスタを用いてマスクＲ
ＯＭ’ｉ構成するが、その構成例を第９図に示す。

本例は行方向に４つ２列方向に４つ、計８つのメモリセ
ルを構成した例でろ、ｂ、１６ｂｉｔの記憶を行なう事
が出来る。Ｔｏ１〜ＴＱ４はメモリセルのドレインに加
わる電圧を選択する為のトランジスタ、Ｔｏｓ、ＴＯ６
はメモリセルに流れる電流を検出する為のＰチャネルト
ランジスタでろシ、これ等は列方向全てのメモリセルで
共用している。Ｔ１゜〜Ｔ１７はメモリセルトランジス
タでア勺、前述の４種のトランジスタのうちいずれかを
選択して構成している。Ｔ２０〜Ｔ２３はメモリセルの
ソースを接地するか否かを選択するトランジスタであり
。

行方向の全てのメモリセルで共用している。Ｓｌ。

Ｓ２はセンスアンプで；６ｐ、ＴＱ５．ＴＱ６に流れる
電流をカレントミラー回路等を用いて検出し、電圧に変
換する機能を有している。φ。□〜φ２３はトランジス
タを制御するゲート信号であ）、各々Ｔｏｚ〜Ｔ２３を
制御している（他し、φ□０〜φ□３はＴ１０”−Ｔ１
３とＴ１４〜Ｔ□７の両刀を制御している）。

ＶＬは低いドレイン電圧、■Ｈは高いドレイン電圧であ
る。また、本例は説８Ａを簡単にする為ｓ　ＴＱ　５　
ｍＴｏ６以外のトランジスタは全てＮチャネルトランジ
スタであると仮定する。

以上の様に構成された本発明によるマスクＲＯＭの記憶
内容を読み出す為には次の様にする。

（１）　　Ｔｌｏのゲート電圧を上げた時の状態を卦出
す場合、 ■　φ０１をＨ２φ０２をＬにし、ＴｏｌをＯＮ。

ＴＱ２をＯＦＦさせる。

■　φ１０．φ２０をＨ９φ１１〜φ１３．φ２１〜φ
２３をＬにし、Ｔｉｄ？動作可能な状態にし、Ｔ１５〜
Ｔ１７．Ｔ１５〜Ｔ１７　の動作を禁止する。

■　■〜■の動作を完了した後、Ｓｌの出所読み取る。

■　この時、Ｔ１０がＯＮする様なトランジスタであれ
ば（第１図又は第２図のトランジスタ）Ｔｏｓには電流
が流れるが、Ｔ１０がＯＮしないトランジスタ（第３図
又は第４図のトランジスタ）であればＴ。５には電流が
流れないので、Ｓｌから対応する情報を取り出す事が出
来る。

（２）ＴＩＯのドレイン電圧を上げ念時の状態’ｔ−ｆ
ｉみ出す場合。

■　φ６１’ｔＬ、φｏ２をＨにし、ＴｏｌをＯＦＦ。

Ｔｏ２をＯＮさせる。

■φｚｏ〜φ１３をＬＴ１０〜Ｔ１７をＯＦＦさせる。

■　φ２ｏｉＨ，φ２１〜φ２３ｅＬにし、Ｔｌｏのバ
ンチスルー電流がＴ２０”通じて流れ得るが、Ｔ工１〜
Ｔ１３がバンチスルーを起こしてもＴ２１〜Ｔ２４で電
流全カットオフする状態けるＯ ■　■〜■の動作を完了した後、Ｓｌの出力を読み取る
。

■　この時％　　Ｔ１０がドレイン電圧ＶＨのときバン
チスルーを起こす様なトランジスタ（第２図又は第４図
のトランジスタ）であれば、Ｔｏ５に電流が流れるが、
パンチスルー奮起こさない様なトランジスタ（第１図又
は第３図のトランジスタ）であ庇ばＴ。５には電流が流
れない為、Ｓｌからは対応する情報を読み出す事が出来
る。

以上の動作は他のメモリーセルＴ□□〜Ｔ１７について
も同様に行なわせる事が出来る。これによシ、８個のメ
モリセルで１６ｂｉｔの記憶を行なう事が可能である。

第１０図に本発明のメモリーセル部全半導体基板上に構
成した時の例を示す。

第１２図は従来提案されている２ｂｉｔメモリセルであ
る。これは現在使用されている拡散層切換の１ｂｉｔメ
モリセルと基本的な構成が同一である為、同一のメモリ
容量を得る為には１　／　２の面積で十分である。これ
に対し、本発明ではソース領域の拡散層を列方向で共用
出来ない為、従来の２ｂｉｔメモリセルに比べれば拡散
層１本分だけ列方向の面積が大きくなる。しかし、現在
使用されている１ｂｉｔメモリセルと比べればかなシ小
さい面積で同一のメモリ容量を得る事が出来る。

〔発明の効果〕

以上説明した様に本発明によれば、安定に読み出し可能
な１メモリセルあた郵２ｂｉｔの記憶金持つマスクＲＯ
Ｍを構成する事が出来る為、大容量のマスクＲＯＭを容
易に得る事ができる効果がある。

【図面の簡単な説明】

第１図〜第４図は本発明に使用するメモリセルのドレイ
ン電圧−ドレイン電流特性曲線図、第５図〜第８図は本
発明に使用するメモリセルの構造図、第９図は本発明の
一実施例の回路図、第１０図は本発明全半導体基板上に
構成したレイアウト図、第１１図は従来提案されている
２ｂｉｔメモリセルを用いたマスクＲＯＭの回路図、第
１２図は従来提案されている２ｂｉｔメモリセルを半導
体基板上に構成したレイアウト図である。 ＶＤ・・・・・・ドレイン電圧、■ｏ・・・・・・ドレ
イン電流、ｖＬ・・・・低いドレイン電圧、ｖＨ・・・
・・・高いドレイン電圧、Ｘ・・・・・・ゲート電圧が
高い時のトランジスタ特性、Ｙ・・・・・・ゲート電圧
が低い時のトランジスタ特性、Ｄ・・・・・・ドレイン
拡散層、Ｓ・・・・・・ソース拡散層、Ｇ・・・・・・
ゲート電極、Ｔｏ１〜Ｔ２３・・・・・・トランジスタ
、φ０□〜φ２３・・・・・・ａｌＪＩＪｇ号、５ｓ−
ｓ−・川・センスアンプ、Ａ６〜Ａ４・・・・・・アル
ミ配線、Ｔ０〜Ｔ４・・・・−・トランジスタ。 茅　ＩＩ！Ｉ ＄　３　図 ＄　Ｅ　回 第７　図 ＄２　回 ＄４　図 シイ１　６　　図 茅３　聞 Ａｔ　　、４２　　ｙｈ　　　Ａ４ ＄　ｌθ　酊 募　ｆｌ　　回（従来θす）

Claims (1)

【特許請求の範囲】
1. 　写真蝕刻用マスクによって記憶内容を変更する読み出
   し専用半導体メモリー回路において、メモリーセルを構
   成するトランジスタのゲート電圧を上げた時のメモリー
   セルの状態と、メモリーセルを構成するトランジスタの
   ドレイン電圧を上げた時のメモリセルの状態とによって
   ２つのセンスアンプを用いてメモリセルから２ビットの
   記憶内容を読み出す事を特徴とする半導体メモリー回路
   。