JPS63231676A - ベクトルレジスタ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ベクトルレジスタでは、高速化を図るためＥＣＣによる
誤り訂正をしていない場合、エラーが発生すると処理が
異常終了し、処理効率が低下する。

本発明は、アクセス頻度が少ないベクトルレジスタの素
子についてはエラー発生確率が高まる性質があることか
ら、ベクトルレジスタのアドレスを修飾できるようにし
て、物理的なベクトルレジスタのアクセス位置を変化さ
せ、アクセス先が偏らないようにした。

〔産業上の利用分野〕

本発明は、ベクトル処理装置に関するものであす、特に
ベクトルレジスタにおける誤り発生を低減させるための
ベクトルレジスタ制御方式に関する。

〔従来の技術〕

第５図に、従来のベクトル処理装置の基本構成を示す。

第５図において。

１は２ｍバンクｎエレメント構成のベクトルレジスタで
ある。

２は、各バンクごとに設けられた入力データレジスタで
ある。

３は、各バンクごとに設けられた出力データレジスタで
ある。

４は、各バンクを順次アクセスできるように縦続された
ｍ段のアドレスレジスタである。

５は、演算パイプラインである。

６は、ベクトルレジスタｌ内のベクトルデータを主記憶
装置（図示省略）に格納するためのストアパイプライン
である。

７は、主記憶装置から読み出したベクトルデータを、ベ
クトルレジスタ１に書き込むためのロードパイプライン
である。

８．９は、各パイプライン５．６．７とベクトルデータ
エの各バンクとを順次選択的に接続するバンクセレクタ
ＳＥＬであり、バンク選択信号（図示省略）により走査
される。

このようなベクトル処理装置では、ベクトルレジスタ１
から出力されるベクトルデータのエラーチェック方法と
して、　ＥＣＣを付加してＥＣＣチェックを行ない、１
ビツトエラーを教法する方法。

パリティチェックを行ない、パリティエラーが検出され
たらりトライ（再実行）シ、エラーが回復しない場合に
のみ、そのジョブを異常終了（ＪＯＢ　　ＡＢＥＮＤ）
させる方法、パリティチェックを行ない、エラーが検出
されたら直ちにそのジョブを異常終了させる方法などが
ある。

〔発明が解決しようとする問題点〕

上述したように従来のベクトル処理装置では。

ベクトルレジスタをＥＣＣ無しで構成した場合。

１ビツトエラーが発生すると、ジョブを異常終了させて
いる。このため、エラー復旧に時間がかかり、処理効率
を低下させるという問題があった。

〔問題点を解決するための手段〕

ベクトルレジスタにおいて°ｌビットエラーが検出され
るのは主に次のような場合である０通常。

タスクのスイッチ（切り換え）時にベクトルレジスタの
内容をセーブ（退避）したり、リストア（復元）する必
要があるが、セーブの際、ベクトルレジスタ中の使用領
域を調べるのが煩雑であるため、ベクトルレジスタの未
使用領域を含む全内容をセーブしている。このとき、未
使用領域に長時間使用されていない領域が含まれている
と、自然のα線の放射の影響を受けて、１ビツトエラー
を生じていることがあり、これがセーブ時のパリティチ
ェックで検出されるものである。

一方、ベクトルレジスタはバンク０から使用を開始され
るので、後のバンクは使用率が低いこと。

またベクトルレジスタは特定の番号から使用開始される
場合が多（、未使用領域は固定化され易いことが通常見
られる。

本発明は、これらの点に着目して、ベクトル処理装置の
運用中アドレスとベクトルレジスタ内の領域との対応を
変更し、ベクトルレジスタ内の領域ができるだけ広範囲
に使用されるようにし、未使用領域の連続未使用期間を
可能な限り短縮して。

エラー発生確率を減少させるものである。

第１図に２本発明の原理的構成を例示的方法で示す。

第１図中。

１１は、インクリーブされたバンク構成のベクトルレジ
スタである０例示的に８バンク、２５６エレメント（ベ
クトルレジスタのアドレスＯ〜２５５）として示されて
いる。

１２−０ないし１２−７は、バンクである。

１３−０ないし１３−７は、バンク１２−０ないし１２
−７のそれぞれに対応するアドレスレジスタであり、縦
続接続されている。

１４−０ないし１４−７は、アドレス修飾回路であり９
反転回路とセレクタＳＥＬで構成され。

対応するアドレスレジスタから出力されるアドレスの全
ビットの値を反転あるいは非反転して対応するバンクに
供給する。

１５は、制御フラグであり、設定された情報により、各
バンクのアドレス修飾回路１４−０ないし１４−７を制
御し５アドレスの反転あるいは非反転を行なわせる。

１６は、演算パイプラインである。

１７−０〜１７−４．１８−０〜１８−７は。

各バンク１２−０〜１２−７と乗算、加算等の演算パイ
プラインおよびロード、ストアのパイプラインとを選択
的に接続するバンクセレクタＳＥＬである。

〔作用〕

第１図において、タスクをスイッチするごとに制御フラ
グ１５の設定情報を反転させ、制御フラグ１５が０〜の
ときには、アドレス修飾回路１４−〇ないし１４−７に
対して、アドレスレジスタ’ｌ　３−０ないし１３−７
の全出力を反転させる指示が行なわれる。

これにより、非反転時（制御フラグ−０ＦＦ）のベクト
ルレジスタ１１のアドレス、０，１．・・・。

２５４．２５５は１反転時（制御フラグ−０Ｎ）には、
２５５，２５４．　・、Ｌ、Ｑに変更サレ３今まで０．
　１．　２．・・・の順にしか使用されていなかったベ
クトルレジスタ１１について、タスクスイッチごとに使
用領域を強制的に分散させることができる。第２図に具
体例を示す。

第２図の例は、ベクトルレジスタ１１に対してベクトル
データ１０個分のアクセス要求があった場合のもので１
図（ａ）はアドレスが非反転の時（制御フラグ−０ＦＦ
）のベクトルレジスタの使用領域を斜線領域で示し１図
（ｂ）はアドレスが反転された時（制御フラグ−０Ｎ）
の使用領域を斜＆ｌ　’ａＭ域で示す、また図（Ｃ）は
さらにバンク選択信号の反転を加えたときのもので９図
（ｂ）を左右対称形で反転したものである。

〔実施例〕

第３図および第４図を用いて本発明の１実施例を説明す
る。

第３図はベクトル処理装置の全体構成を示し。

第１図の構成をさらに詳しくしたものである。第４図は
、第３図におけるアドレス修飾回路とバンク選択信号回
路の１実施例構成を示したものである。

第３図において。

１１は、ベクトルレジスタである。

１２−０ないし１２−７は、インタリーブされたバンク
である。

１３７、、、Ｏないし１３−７は、アドレスレジスタで
ある。

１４−Ｏないし１４−７は、アドレス修飾回路である。

１５は、制御フラグである。

１６−１は９乗算パイプラインである。

１６−３は、除算パイプラインである。

１６−２は、加算パイプラインである。

１７−０ないし１７−４と１８−０ないし１８−７は、
それぞれ各バンクの入力側と出力側とを各パイプライン
に選択接続するためのバンクセレクタＳＥＬである。

入力アドレスは、縦続されたアドレスレジスタ１３−０
ないし１３−７を順次進行し、それぞれの段において、
アドレス修飾回路１４−Ｏないし１４−７へ出力される
。

アドレス修飾回路１４〜口ないし１４−７は。

制御フラグ１５の信号によって、アドレスを反転出力す
るか非反転出力するかを制御され、その出力は、対応す
るバンク１２−０ないし１２−７に印加される。

バンクセレクタＳＥＬ、１７−０ないし１７−４゜およ
び１８−〇ないし１８−７は、アドレスがアドレスレジ
スタ１３−０ないし１３−７中を進行するのと同期して
、それぞれ別々のバンクを順次選択するように後述され
るバンク選択信号回路によって制御され、対応するパイ
プラインとの間でベクトルデータを所定の順序で転送さ
せる。

本実施例においては、バンクセレクタ５ＥＬ１７−０な
いし１７−４．および１Ｂ−〇ないし１８−７も制御フ
ラグ１５によってそれぞれバンク選択信号の反転、非反
転を制御される。

第４図により、アドレス修飾回路１４−０ないし１４−
７と、バンクセレクタ５ＥＬ１７−０ないし１７−４．
および１８−０ないし１８−７の各々におけるバンク選
択信号回路の詳細を説明する。

第４図において。

１３−０．１３−１は第３図中の同番号のアドレスレジ
スタと同じものである。

１５は、第３図中の同番号の制御フラグと同じものであ
る。

１９は、非反転／反転回路である。

２０は１反転回路である。

２１ないし２３は、ＮＯＲ回路である。

２４は、３ビツトカウンタである。

２５および２６は、ＮＯＲ回路である。

制御フラグ１５は、ラッチとして構成されるが。

その反転出力とフラグ設定情報＋ＳＥＴ　　ＦＬＡＧ、
および反転／非反転回路１９１反転回路２０゜ＮＯＲ回
路２１とによって、トグル動作を行なう。

すなわち＋ＳＥＴ　　ＦＬＡＧが入力されるたびに。

制御フラグ１５の状態は、交互に０〜、、ＯＦＦとなる
。

＋ＳＥＴ　　ＦＬＡＧは、タスクスイッチごとに生成さ
れる。タスクスイッチが起きたことの検出は、たとえば
高速アドレス変換用テーブル（ＴＬＢの一種）をロード
するＶＬＴＲ命令（ＶｅｃｔｏｒＬｏａｄ　Ｔｒａｎｓ
ｌａｔｉｏｎ　　Ｒｅｇｉｓｔｅｒ　）が発行されたこ
とをハードウェア上で識別することにより行なう。

制御フラグ１５の出力は、ＮＯＲ回路２２および２６の
一方の入力に与えられ、また反転出力はＮＯＲ回路２３
および２５の一方の入力に与えられる。

ＮＯＲ回路２２および２３は、第３図中のアドレス修飾
回路１４−０．内に示されているセレクタＳＥＬに対応
している。

ＮＯＲ回路２２は、制御フラグ１５がＯＦＦのとき、ア
ドレスレジスタ１３−０の非反転アドレスを選択して、
バンク１２−０　（第３図）へ出力する。

ＮＯＲ回路２３は、制御フラグ１５が０〜のとき、アド
レスレジスタ１３−０の反転アドレスを選択してバンク
１２−０へ出力する。

３ビツトカウンタ２４は、第３図のバンクセレクタ１７
−Ｏないし１７−４．および１８−０ないし１８−７を
制御するバンク選択信号を生成する回路である（第３図
中では省略されている）。

ＮＯＲ回路２５および２６は、各バンクセレクタ内に設
けられ、アドレス修飾回路と同様な機能を果す、すなわ
ち、制御フラグ１５の０〜、ＯＦＦにより、３ビツトカ
ウンタ２４から出力されるバンク選択信号の反転、非反
転を行なう。

なお１図では簡単化のためＮＯＲ回路２５゜２６は１ビ
ット分しか示されていないが、これらは実際には３ビツ
トカウンタ２４の３ビツト出力の各々ごとに、並列に３
組設けられている。

このようにして制御フラグ１５は、タスクスイッチごと
に０Ｎ１０ＦＦ状態を切り換え、ベクトルレジスタアド
レスとバンク選択信号とは対応して反転あるいは非反転
される。

この結果、ヘクトルレジスクの使用領域は、第２図の（
ａ）と（Ｃ）との例に示されるように変更される。

〔発明の効果〕

本発明によれば、ベクトルレジスタのアクセスアドレス
あるいはさらにバンクアドレスがタスクスイッチごとに
反転されるため、ベクトルレジスタの使用領域の偏りが
少なくなり、長時間未使用となる領域の存在を殆どなく
すことができる。

この結果、α線等の影響による１ビツトエラーの発生確
率を大幅に減少し、ＥＣＣなしのベクトルレジスタを用
いたベクトル処理装置の処理効率を改善することができ
る。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の作用
を示すベクトルレジスタ使用領域の制御例の説明図、第
３図は本発明の１実施例の構成図。 第４図はアドレス修飾回路およびバンク選択信号回路の
実施例構成図、第５図は従来のベクトル処理装置の基本
構成図である。 第１図中。 １にヘクトルレジスタ １２−０〜１２−’７：バンク０〜バンク７１３−０〜
１３−１アドレスレジスタ １４−０〜ｔ４−７：アドレス修飾回路１５：制御フラ
グ １６：演算パイプライン １７−０〜１７−４．１８−０〜１８−７：バンクセレ
クタ

Claims (3)

【特許請求の範囲】
1. （１）主記憶装置と、１個または複数個のベクトルレジ
   スタ（１１）と、前記ベクトルレジスタ（１１）に接続
   された１個または複数個の演算装置と、前記ベクトルレ
   ジスタ（１１）をアクセスするためのアドレスレジスタ
   （１３−０〜１３−７）とを有するベクトル処理装置に
   おいて、 前記アドレスレジスタ（１３−０〜１３−７）の出力ア
   ドレスを修飾するアドレス修飾回路（１４−０〜１４−
   ７）と、 前記アドレス修飾回路（１４−０〜１４−７）の修飾内
   容を制御する制御フラグ（１５）とを設け、前記制御フ
   ラグ（１５）に所定の情報を設定することにより、アド
   レス修飾回路（１４−０〜１４−７）を制御し、アドレ
   スレジスタ（１３−０〜１３−７）の出力アドレスを修
   飾する内容を変化させて、ベクトルレジスタ（１１）の
   使用領域を変更することを特徴とするベクトルレジスタ
   制御方式。
2. （２）前記アドレス修飾回路（１４−０〜１４−７）は
   、前記制御フラグ（１５）に設定される情報により、ア
   ドレスレジスタ（１３−０〜１３−７）の出力アドレス
   の全ビットを反転あるいは非反転にして、ベクトルレジ
   スタ（１１）の使用領域を変更することを特徴とする特
   許請求の範囲第１項記載のベクトルレジスタ制御方式。
3. （３）前記ベクトルレジスタ（１１）はインタリーブさ
   れた複数のバンク（１２−０〜１２−７）で構成され、
   かつそれらの複数のバンクの各々を選択するバンクセレ
   クタ（１７−０〜１７−４、１８−０〜１８−７）を有
   し、前記制御フラグ（１５）に設定される情報により前
   記バンク選択信号の全ビットを反転あるいは非反転にし
   て使用することを特徴とする特許請求の範囲第１項およ
   び第２項に記載のベクトルレジスタ制御方式。