JPS62188521A - アドレス発生回路 - Google Patents
アドレス発生回路Info
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- JPS62188521A JPS62188521A JP61030389A JP3038986A JPS62188521A JP S62188521 A JPS62188521 A JP S62188521A JP 61030389 A JP61030389 A JP 61030389A JP 3038986 A JP3038986 A JP 3038986A JP S62188521 A JPS62188521 A JP S62188521A
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- circuit
- load
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 208000011580 syndromic disease Diseases 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ご産業上の利用分野〕
この発明は、メモリを遅延回路として用いる時にこのメ
モリのアドレスを発生するアドレス発生回路に関する。
モリのアドレスを発生するアドレス発生回路に関する。
（発明の概要〕
この発明は、ガロア体の元の所定数を周期的に、 発生
する演算回路を備え、この演算回路の出力をメモリのア
ドレスとして用いることにより、従来より少ないゲート
数の構成とでき、また、エラー訂正回路のエラーシンボ
ルのロケーションの検出のため等に必要とされるガロア
体の元の発生回路とアドレス発生回路とで回路構成を共
用できるようにしたものである。
する演算回路を備え、この演算回路の出力をメモリのア
ドレスとして用いることにより、従来より少ないゲート
数の構成とでき、また、エラー訂正回路のエラーシンボ
ルのロケーションの検出のため等に必要とされるガロア
体の元の発生回路とアドレス発生回路とで回路構成を共
用できるようにしたものである。
従来では、メモリ例えばＲＡ Ｍのアドレス発生回路は
、同期式のバイナリカウンタが用いられている。８ビツ
トのアドレスを発生させるためには、第４図に示すよう
に４ビツトのバイナリカウンタ２１及び２２が用いられ
、これらのカウンタ２１及び２２に端子２３から共通の
クロ・ツクが供給され、カウンタ２１及び２２に４ビツ
トのロード値が夫々供給される構成が用いられている。
、同期式のバイナリカウンタが用いられている。８ビツ
トのアドレスを発生させるためには、第４図に示すよう
に４ビツトのバイナリカウンタ２１及び２２が用いられ
、これらのカウンタ２１及び２２に端子２３から共通の
クロ・ツクが供給され、カウンタ２１及び２２に４ビツ
トのロード値が夫々供給される構成が用いられている。
また、カウンタ２１のリップルキャリー出力がインバー
タ２４を介してカウンタ２１及び２２に供給される。４
ビツトのカウンタ２１及び２２としては、例えばＬＳ１
６３（ＴＩ社製）を用いることができる。
タ２４を介してカウンタ２１及び２２に供給される。４
ビツトのカウンタ２１及び２２としては、例えばＬＳ１
６３（ＴＩ社製）を用いることができる。
上述のアドレス発生回路をゲートアレイにより構成する
時には、ゲート数が多くなる問題が生じる。ＬＳ１６３
の場合には、同様の機能を持ったゲートアレイのブロッ
ク（Ｆ９６１：ＮＥＣ社製）が用意されている。このブ
ロックは、ゲート数が５０個であるので、このブロック
を２個用いると、１個のインバータ２４を加えて、計１
０１個のゲート数の規模となる。これは、同期式のカウ
ンタがフリップフロップとデータセレクタから構成され
、データセレクタのために多数のゲートが必要なためで
ある。
時には、ゲート数が多くなる問題が生じる。ＬＳ１６３
の場合には、同様の機能を持ったゲートアレイのブロッ
ク（Ｆ９６１：ＮＥＣ社製）が用意されている。このブ
ロックは、ゲート数が５０個であるので、このブロック
を２個用いると、１個のインバータ２４を加えて、計１
０１個のゲート数の規模となる。これは、同期式のカウ
ンタがフリップフロップとデータセレクタから構成され
、データセレクタのために多数のゲートが必要なためで
ある。
従って、この発明の目的は、ゲート数が少なくて良いア
ドレス発生回路を提供することにある。
ドレス発生回路を提供することにある。
Ｃ問題点を解決するための手段）
この発明は、ガロア体の元の所定数を周期的に発生する
。・寅算回路を備え、この演算回路の出力をメモリのア
ドレスとして用いるようにしたものである。
。・寅算回路を備え、この演算回路の出力をメモリのア
ドレスとして用いるようにしたものである。
（作用〕
ガロア体の元の所定数を周期的に発生する）・寅算回路
は、同期式カウンタと比べてゲート数を少なくすること
ができる。また、ガロア体の元は、エラーロケーション
を検出するために用いることができ、エラー訂正符号の
復号装置に通用した時には、復号装置の回路構成を簡略
化することができる。
は、同期式カウンタと比べてゲート数を少なくすること
ができる。また、ガロア体の元は、エラーロケーション
を検出するために用いることができ、エラー訂正符号の
復号装置に通用した時には、復号装置の回路構成を簡略
化することができる。
ご実施例〕
以下、この発明をエラー訂正符号の復号装置に通用した
一実施例について図面を参照して説明する。
一実施例について図面を参照して説明する。
第１図において、ＩＡ及びＩＢがメモリ （例えばＲＡ
Ｍ）を示す。メモリＩＡ及びＩＢには、エラー検出回路
２からの受信データが供給される。
Ｍ）を示す。メモリＩＡ及びＩＢには、エラー検出回路
２からの受信データが供給される。
エラー検出回路２には、入力端子３からの受信データが
供給される。受信データは、ｍワードの系列毎にエラー
訂正符号例えばリードソロモン符号の符号化がされたも
のである。エラー検出回路２において、各ｍワードの系
列内のエラーワードの位置（エラーロケーション）と対
応するタイミングでエラーパルスが発生する。このエラ
ーパルスがエラーロケ−シラン発生回路４に供給される
。
供給される。受信データは、ｍワードの系列毎にエラー
訂正符号例えばリードソロモン符号の符号化がされたも
のである。エラー検出回路２において、各ｍワードの系
列内のエラーワードの位置（エラーロケーション）と対
応するタイミングでエラーパルスが発生する。このエラ
ーパルスがエラーロケ−シラン発生回路４に供給される
。
また、受信データがシンドローム発生回路５に供給され
、シンドローム発生回路５において、受信データとパリ
ティ検査行列とが乗算されてシンドロームが生成される
。このシンドロームとエラーロケーションとがエラー値
算出回路６に供給される。エラー値算出回路６は、エラ
ーイ直（エラーパターン）を求めるもので、算出された
エラー値が所定のタイミングでエラー訂正回路７に供給
される。エラー訂正回路７には、メモリＩＡ、ＩＢによ
り遅延された受信データが供給され、エラーワードとエ
ラーの値とが（ｍｏｄ、 ２ ）の加算がされ、エラー
訂正がなされる。エラー訂正回路７の出力端子８にエラ
ー訂正の処理がなされた受信データが得られる。
、シンドローム発生回路５において、受信データとパリ
ティ検査行列とが乗算されてシンドロームが生成される
。このシンドロームとエラーロケーションとがエラー値
算出回路６に供給される。エラー値算出回路６は、エラ
ーイ直（エラーパターン）を求めるもので、算出された
エラー値が所定のタイミングでエラー訂正回路７に供給
される。エラー訂正回路７には、メモリＩＡ、ＩＢによ
り遅延された受信データが供給され、エラーワードとエ
ラーの値とが（ｍｏｄ、 ２ ）の加算がされ、エラー
訂正がなされる。エラー訂正回路７の出力端子８にエラ
ー訂正の処理がなされた受信データが得られる。
メモリＩＡ及びＩＢｚよ、シンドロームの発生及びエラ
ー値の算出に要する時間、受信データを遅延させるため
に設けられている。メモリＬＡ及び１Ｂの両者は、遅延
量に応じたｎワードの容量を有し、書き込み動作と読み
出し動作とがｎワード毎に交互に切り替えられる。つま
た、一方のメモリＩＡからｎワードの受信データが読み
出されている期間では、他方のメモリＩＢから以前に書
き込まれていたｎワードの受信データが読み出される。
ー値の算出に要する時間、受信データを遅延させるため
に設けられている。メモリＬＡ及び１Ｂの両者は、遅延
量に応じたｎワードの容量を有し、書き込み動作と読み
出し動作とがｎワード毎に交互に切り替えられる。つま
た、一方のメモリＩＡからｎワードの受信データが読み
出されている期間では、他方のメモリＩＢから以前に書
き込まれていたｎワードの受信データが読み出される。
従って、メモリＩＡ、１Ｂの出力側には、受信データが
ｎワード遅延されて現れるつ上述のメモリＩＡ、ＩＢに
は、共通のアドレスが供給され、また、書き込み動作と
読み出し動作とを切り替えるために、ｎワード毎にハイ
レヘルとローレヘルとが反転する制御パルスが供給され
る。この制御パルスは、一方のメモリｌＢには、インバ
ータ９により反転されて供給される。
ｎワード遅延されて現れるつ上述のメモリＩＡ、ＩＢに
は、共通のアドレスが供給され、また、書き込み動作と
読み出し動作とを切り替えるために、ｎワード毎にハイ
レヘルとローレヘルとが反転する制御パルスが供給され
る。この制御パルスは、一方のメモリｌＢには、インバ
ータ９により反転されて供給される。
アドレス発生回路は、データセレクタ１１とラッチ１２
，１３と、α−１乗算器１４と、ロードパルス発生回路
１５とにより構成されている。データセレクタ１１は、
α−１乗算器１４の出力信号と入力端子１６からのロー
ド値αｎ−ｌ （ｎ：遅延量）との一方を選択する。
，１３と、α−１乗算器１４と、ロードパルス発生回路
１５とにより構成されている。データセレクタ１１は、
α−１乗算器１４の出力信号と入力端子１６からのロー
ド値αｎ−ｌ （ｎ：遅延量）との一方を選択する。
ここで、αは、ガロア体ＧＦ（２”）上の原始多項式の
原始元である。
原始元である。
元は、ヘクトル表現では、８ビツトとなるので、データ
セレクタ１１により選択された８ビツトのデータが４ビ
ツトずつラッチ１２及びラッチ１３に供給される。ラッ
チ１２及び１３には、入力端子１７からワードクロック
が供給される。
セレクタ１１により選択された８ビツトのデータが４ビ
ツトずつラッチ１２及びラッチ１３に供給される。ラッ
チ１２及び１３には、入力端子１７からワードクロック
が供給される。
ラッチ１２及び１３の各４ビツトの出力信号が８ビツト
に合成され、８ビツトのアドレス信号に変換される。こ
の８ビツトのアドレス信号がメモリＩＡ及びＩＢとα゛
１乗算器１４とロードパルス発生回路１５に供給される
。ロードパルス発生回路１５は、例えば入力信号の８ピ
ントがαＯとなることを検出し、ローレベルに立ち下が
るロードパルスを発生すると共に、ロードパルスと同期
している書き込み／読み出しを制御する制御パルスを発
生する。この制御パルスがメモリＩＡ及びｌＢに供給さ
れる。ロードパルスは、データセレクタ１１に供給され
、ロードパルスの立ち下がりで、入力端子１６からのロ
ード値が選択される。
に合成され、８ビツトのアドレス信号に変換される。こ
の８ビツトのアドレス信号がメモリＩＡ及びＩＢとα゛
１乗算器１４とロードパルス発生回路１５に供給される
。ロードパルス発生回路１５は、例えば入力信号の８ピ
ントがαＯとなることを検出し、ローレベルに立ち下が
るロードパルスを発生すると共に、ロードパルスと同期
している書き込み／読み出しを制御する制御パルスを発
生する。この制御パルスがメモリＩＡ及びｌＢに供給さ
れる。ロードパルスは、データセレクタ１１に供給され
、ロードパルスの立ち下がりで、入力端子１６からのロ
ード値が選択される。
α相乗算器１４は、例えば第２図に示すように、３個の
ＥＸ−ＯＲゲート（排他的ＯＲゲート）１８．１９．２
０を用いることにより構成される。
ＥＸ−ＯＲゲート（排他的ＯＲゲート）１８．１９．２
０を用いることにより構成される。
この例は、原始多項式〇 （ｘ＞ として、下記のもの
を用いた場合の構成である。
を用いた場合の構成である。
Ｇ （ｘ）＊ｘ” ＝ｘ、’ −ｓｘ″＝−ｘ２ｔｌこ
の原始多項式により、（α０〜α２Ｓ４）の２５５通り
の元を発生することができる。α−１束算器１４に入力
信号として、α゛が供給されると、α”−１の出力信号
が形成される。
の原始多項式により、（α０〜α２Ｓ４）の２５５通り
の元を発生することができる。α−１束算器１４に入力
信号として、α゛が供給されると、α”−１の出力信号
が形成される。
上述のこの発明の一実施例におけるアドレス発生回路の
動作を第３図を参照して説明する。第３図は、遅延量ｎ
が１１ワードの時のタイムチ中−トである。
動作を第３図を参照して説明する。第３図は、遅延量ｎ
が１１ワードの時のタイムチ中−トである。
第３図Ａは、ロードパルス発生回路１５により発生され
たロードパルスを示す。このロードパルスにより、ロー
ド値（α１ｌ−１＝α１１））がデータセレクタ１１に
より選択され、ラッチ１２及び１３にランチされる。第
３図Ｂは、入力端子１７からのワードクロックを示し、
第３図Ｃは、べき表示の元α′の指数部分ｉを示す。
たロードパルスを示す。このロードパルスにより、ロー
ド値（α１ｌ−１＝α１１））がデータセレクタ１１に
より選択され、ラッチ１２及び１３にランチされる。第
３図Ｂは、入力端子１７からのワードクロックを示し、
第３図Ｃは、べき表示の元α′の指数部分ｉを示す。
ラッチ１２及び１３の出力がα−１乗算器１４に供給さ
れるので、第３図Ｂに示すワードクロ・ツクと同期して
ランチ１２及び１３からのアドレスが第３図Ｃ及び第３
図りに示すように変化する。第３図りは、元のベクトル
表示（８ビツト）である。
れるので、第３図Ｂに示すワードクロ・ツクと同期して
ランチ１２及び１３からのアドレスが第３図Ｃ及び第３
図りに示すように変化する。第３図りは、元のベクトル
表示（８ビツト）である。
元がαｔｏ、 α９．α３ ・・・と順次変化し、α０
（０００００００１）になると、ロードパルス発、主回
路１５からロードパルス（第３図Ａ）が再び発生する。
（０００００００１）になると、ロードパルス発、主回
路１５からロードパルス（第３図Ａ）が再び発生する。
このロードパルスと同期して、メモリＩＡ及びＩＢの書
き込み動作と読み出し動作とが切り替えろれる。従って
、メモリＩＡ及びＩＢにより、受信データを１１ワ一ド
期間、遅延させることができる。また、発生したアドレ
スは、α１゜からα０迄、順次変化するので、エラーロ
ケーション発生回路４では、エラーパルスの発生するタ
イミングからエラーロケーションを直ちに求めることが
できる。メモリｌへ及びｌＢにより遅延量（ｎワード）
は、エラー訂正符号の１系列のワード数ｍと等しくされ
る。
き込み動作と読み出し動作とが切り替えろれる。従って
、メモリＩＡ及びＩＢにより、受信データを１１ワ一ド
期間、遅延させることができる。また、発生したアドレ
スは、α１゜からα０迄、順次変化するので、エラーロ
ケーション発生回路４では、エラーパルスの発生するタ
イミングからエラーロケーションを直ちに求めることが
できる。メモリｌへ及びｌＢにより遅延量（ｎワード）
は、エラー訂正符号の１系列のワード数ｍと等しくされ
る。
なお、α伺を乗算する構成に限らず、α゛又はα′−を
乗算する構成としても良い。
乗算する構成としても良い。
（発明の効果〕
この発明に依れば、従来の同期式バイナリカウンタを用
いる構成と比べて、ゲートアレイを用いた時に、ゲート
数を少なくすることができる。１ｑＥＣ社製のゲートア
レイを使用した場合、この一実施例における各回路部分
のゲート数は、下記に示すものとなる。
いる構成と比べて、ゲートアレイを用いた時に、ゲート
数を少なくすることができる。１ｑＥＣ社製のゲートア
レイを使用した場合、この一実施例における各回路部分
のゲート数は、下記に示すものとなる。
データセレクタ１１：１６ゲート
ラノチ１２，１３： （１７ｘ２）ゲートα−１乗算
器１４： （３Ｘ３）ゲートロードパルス発生回路１
５；遅延量に応じて（６〜１０）ゲート 従って、合計のゲート数が（６５〜６９）ゲートとなり
、従来の１０１ゲートに比べてゲートａを少なくするこ
とができる。また、上述の一実施例から明らかなように
、この発明に依れば、力ロア体上の元を順次発生させる
ことができ、エラー訂正符号の復号装置におけるガロア
体の元の発生回路とアドレス発生回路とを共通の構成と
することができる。
器１４： （３Ｘ３）ゲートロードパルス発生回路１
５；遅延量に応じて（６〜１０）ゲート 従って、合計のゲート数が（６５〜６９）ゲートとなり
、従来の１０１ゲートに比べてゲートａを少なくするこ
とができる。また、上述の一実施例から明らかなように
、この発明に依れば、力ロア体上の元を順次発生させる
ことができ、エラー訂正符号の復号装置におけるガロア
体の元の発生回路とアドレス発生回路とを共通の構成と
することができる。
第１図はこの発明の一実施例のブロック図、第２図はα
相乗算器の一例の接続図、第３図はこの発明の一実施例
の動作説明のためのタイムチャート、第４図は従来のア
ドレス発生回路のブロック図である。 図面における主要な符号の説明 ＩＡ、ＩＢ：メモリ、 ３：受信データの入力端子、
１１：データセレクタ、 １２．１３：ラソチ、
１４：α−１乗算器、 １５：ロードパルス発生回
路、 １６：ロード値の入力端子。 代理人 弁理士 杉 浦 正 知 喫籏例の＆Ｎ 第１図
相乗算器の一例の接続図、第３図はこの発明の一実施例
の動作説明のためのタイムチャート、第４図は従来のア
ドレス発生回路のブロック図である。 図面における主要な符号の説明 ＩＡ、ＩＢ：メモリ、 ３：受信データの入力端子、
１１：データセレクタ、 １２．１３：ラソチ、
１４：α−１乗算器、 １５：ロードパルス発生回
路、 １６：ロード値の入力端子。 代理人 弁理士 杉 浦 正 知 喫籏例の＆Ｎ 第１図
Claims (1)
- ガロア体の元の所定数を周期的に発生する演算回路を備
え、上記演算回路の出力をメモリのアドレスとして用い
るようにしたアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030389A JPS62188521A (ja) | 1986-02-14 | 1986-02-14 | アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030389A JPS62188521A (ja) | 1986-02-14 | 1986-02-14 | アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188521A true JPS62188521A (ja) | 1987-08-18 |
Family
ID=12302552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030389A Pending JPS62188521A (ja) | 1986-02-14 | 1986-02-14 | アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188521A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778608A (en) * | 1980-10-31 | 1982-05-17 | Matsushita Electric Ind Co Ltd | Decoding method of reed-solomon code |
| JPS6075941A (ja) * | 1983-09-30 | 1985-04-30 | Sony Corp | ガロア体の加法装置 |
| JPS61214823A (ja) * | 1985-03-20 | 1986-09-24 | Fujitsu Ltd | ガロア体演算回路 |
| JPS61251939A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | 誤り訂正処理演算回路 |
| JPS62120727A (ja) * | 1985-11-20 | 1987-06-02 | Sanyo Electric Co Ltd | パリテイ生成回路 |
-
1986
- 1986-02-14 JP JP61030389A patent/JPS62188521A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778608A (en) * | 1980-10-31 | 1982-05-17 | Matsushita Electric Ind Co Ltd | Decoding method of reed-solomon code |
| JPS6075941A (ja) * | 1983-09-30 | 1985-04-30 | Sony Corp | ガロア体の加法装置 |
| JPS61214823A (ja) * | 1985-03-20 | 1986-09-24 | Fujitsu Ltd | ガロア体演算回路 |
| JPS61251939A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | 誤り訂正処理演算回路 |
| JPS62120727A (ja) * | 1985-11-20 | 1987-06-02 | Sanyo Electric Co Ltd | パリテイ生成回路 |
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