JPS6322463B2 - - Google Patents
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- JPS6322463B2 JPS6322463B2 JP56061069A JP6106981A JPS6322463B2 JP S6322463 B2 JPS6322463 B2 JP S6322463B2 JP 56061069 A JP56061069 A JP 56061069A JP 6106981 A JP6106981 A JP 6106981A JP S6322463 B2 JPS6322463 B2 JP S6322463B2
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- 239000000758 substrate Substances 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 53
- 229910052814 silicon oxide Inorganic materials 0.000 description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 34
- 239000010703 silicon Substances 0.000 description 34
- 238000009792 diffusion process Methods 0.000 description 28
- 238000000034 method Methods 0.000 description 24
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 241000293849 Cordylanthus Species 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HRPVXLWXLXDGHG-UHFFFAOYSA-N Acrylamide Chemical compound NC(=O)C=C HRPVXLWXLXDGHG-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Description
本発明は、微細化に好適でかつ表面段差のない
素子間分離構造を有する半導体装置の製造方法に
関するものである。 従来、第１図に見られるようなMOS（Metal
Oxide Semiconductor）半導体装置が知られて
いる。 即ち、図は要部側断面説明図であつて、１はｐ
型シリコン基板、２はｐ型拡散層、３は厚いシリ
コン酸化膜、３′は厚さが連続的に変化するシリ
コン酸化膜、４はゲート絶縁膜、５はゲート電
極、６はn+拡散層、７，９は配線用導電体、８
は絶縁膜である。厚いシリコン酸化膜３とｐ型拡
散層２は、トランジスタＡ，Ｂ等を互いに電気的
に絶縁するために設けられたものであり、通常用
いられている素子間分離法である。この厚いシリ
コン酸化膜３は、耐酸化膜をマスクに、シリコン
基板１の表面を選択的に熱酸化することにより形
成されるため、この素子間分離法は選択酸化法と
呼ばれる。 この選択酸化法の利点は、ｐ型拡散層２を形成
するための不純物導入と、厚いシリコン酸化膜３
の形成が、一回のフオトリソグラフイ工程で実現
できること、厚いシリコン酸化膜３の一部がシリ
コン基板１内に埋め込まれており、表面段差が比
較的小さいことである。 しかし、この選択酸化法は、次のような欠点が
ある。 まず第１の欠点は、微細化に限界があることで
ある。これは、第２図に示すように、選択酸化膜
３の形成上、連続的に厚さの変化する領域（断面
形状からバーズビークと呼ばれる）３′が不可避
的に形成されること、そしてこのバーズビーク
３′の幅（図中l1で示される）が、選択酸化膜３
の厚さ（図中t1で示される）と同程度であり、短
縮に限界があることによる。1μmの厚さの選択酸
化膜３を形成する場合、バーズビーク３′の幅も
1μm程度となるので、両側で合計約2μmのバーズ
ビーク３′の領域が素子面積の有効な利用を妨げ
ている。パターンの最小寸法が１〜3μm程度とな
つている現在、この約2μmという値は、微細化に
重大な妨げとなつている。 第２の欠点は、長時間の熱酸化を必要とするこ
とである。1μmの選択酸化膜を形成するのに、
1000℃のウエツト酸化法で、５〜７時間程度を必
要とする。この長時間の熱酸化は、生産性の妨げ
となるばかりでなく、シリコン基板中の積層欠陥
を成長させること、ｐ型拡散層２の不都合な拡散
を引き起こすこと等の欠点をもつている。酸化時
間を短縮するために、酸化温度を上げると、積層
欠陥はさらに成長し、ｐ型拡散層２もさらに拡散
するという不都合さを増す。 第３の欠点は、必ずしも充分な表面平坦化がは
かれないことである。通常の選択酸化法では、酸
化膜厚の約1/2が、シリコン中に埋置されるため、
表面段差は酸化膜厚の約1/2となる。この表面段
差をさらに減少させるため、シリコン基板表面を
あらかじめ一部エツチングした後、選択酸化膜を
形成することにより、この選択酸化膜をシリコン
基板内に全部埋め込むという方法が提案されてい
る。この方法を用いると、第３図に示すように、
確かに選択酸化膜表面（図中Ｃで示される）とシ
リコン基板表面（図中Ｄで示される）との高さを
一致させることは可能であるが、選択酸化膜の周
辺部に、バーズビーク３′の他に、突出部（これ
は、形状から、バーズヘツドと呼ばれる）３″が
不可避的に形成される。このため、、この方法で
も、表面平坦化は、必ずしも充分には、はかられ
ない。 本発明は、これらの欠点を解決するために、微
細化に好適で、かつ、表面段差のない新規な素子
間分離構造を有する半導体装置の製造方法を提供
することを目的とするものであり、以下図面につ
いて詳細に説明する。 本発明で、表面段差がない、あるいは、、平坦
と称するは、注目する絶縁層の表面と、その絶縁
層に隣接する半導体基板表面との段差がその絶縁
層の厚さの30％以下となることを意味することと
する。 本発明の特徴は、電子サイクロトロン共鳴
（ECR）壁プラズマデポジシヨン法を用いて溝を
絶縁物で埋めることにある。ECRプラズマデポ
ジシヨン法は、(1)レジストを変形・変質しないよ
うな低温で、(2)方向性良く、(3)堆積した絶縁物の
ストイキオメトリ（化学量論的組成）が優れ、か
つ、絶縁性にすぐれた絶縁物を堆積することがで
きる。本発明は、ECRのこれらの性質を利用し
たものである。 第４図は、本発明の実施例を示す構造断面図で
ある。１はシリコン基板、１０１，１０１′はシ
リコン基板の壁、１３はシリコン酸化膜である。
シリコン基板１に着目すると、その表面に、切り
立つた壁１０１，１０１′があり段差構造をなし
ているが、その切り立つた壁１０１，１０１′に
より形成された溝に、厚いシリコン酸化膜１３が
埋置されており、この厚いシリコン酸化膜１３の
上面と、シリコン基板１の上面とには、表面段差
がないという特徴をもつている。同図に示すよう
に、シリコン酸化膜１３の断面は、長方形である
こと、また、このシリコン酸化膜１３の厚さ（図
中、t2で示される）を大きく、その幅（図中、l2
で示される）を小さくできることの特徴があるた
め、微細化、高密度化に適している。 第５図は、この新規な素子間分離構造を、
MOS集積回路に適用した場合の一実施例を表わ
す要部側断面説明図であり、第１図に示された部
分と同部分を同記号で指示してある。厚いシリコ
ン酸化膜１３の表面段差がないため、第５図に示
す構造全体の表面段差も、第１図のそれと比べ
て、かなり低減されている。表面段差が小さいこ
とは、素子製作時のフオトリソグラフイ工程を容
易にするだけでなく、段差部分での配線の断線を
減少させる等の利点をもつている。また厚いシリ
コン酸化膜１３の矩形の断面形状は、有効な素子
面積の利用を可能にするため、素子の高密度化が
実現できる。また、同一シリコン基板内に、幅が
互いに異る複数種類の、厚いシリコン酸化膜１３
を併存させることにより、一層の高密度化がはか
れる。 第６図は、第４図に示す新規な素子間分離構造
を、バイポーラ集積回路に適用した場合の、一実
施例である。２１はｐ型シリコン基板、２２は埋
め込み拡散層と呼ばれるn+型拡散層、２３は厚
いシリコン酸化膜、２４は薄いシリコン酸化膜、
２５はベース領域と呼ばれるｐ型拡散層、２６は
コレクタと呼ばれるｎ型拡散層、２７はn+型拡
散層、２８はエミツタと呼ばれるn+型拡散層、
２９は電極、２９′は配線である。シリコン酸化
膜２３の膜厚は、そのパターン幅に比較して充分
に大きく、その底２３′がｐ型シリコン基板２１
に接触している。この構造によると、単に表面段
差がないだけでなく、充分な分離特性が、充分微
細なパターン幅で実現できる。 第７図は、同じく、第４図の構造を、SOS
（Silicon On Sapphire）基板に適用した場合の
一実施例である。３１はサフアイヤ基板、３２は
ｐ型シリコン層、３３は厚いシリコン酸化膜、３
４はゲート絶縁膜、３５はゲート電極、３６は
n+型拡散層、３９は電極、３９′は配線である。
各々のトランジスタは、側面をシリコン酸化膜３
３に、また底面をサフアイヤ３１に、それぞれ囲
まれているため、電気的に完全に分離されてい
る。この分離構造は、表面が平坦であることと、
パターン幅の微細化が可能であることの特徴をも
つている。 第８図は、第４図の構造を形成するための製作
工程の一実施例である。第８図Ａにおいて、１は
シリコン基板、１０はパターン形成を施したフオ
トレジスト（例えば、AZ1350：米国シプレー社
製）である。平行平板型電極を有するドライエツ
チング装置を用いて、フオトレジスト１０をマス
クに、シリコン基板１をエツチングし、第８図Ｂ
に示すように、所望の深さのエツチング溝１２を
得る。ここで、特徴的なことは、エツチングによ
るアンダカツトがなく、エツチング溝１２の断面
形状が矩形となることである。次いで、ECR
（Electron Cyclotron Resonance）型のプラズマ
デポジシヨン装置を用いて、シリコン酸化膜１３
を堆積させ、上記エツチング溝１２を埋めると、
第８図Ｃの構造を得る。ここで特徴的なことは、
シリコン酸化膜１３の堆積が低温（約100℃以下）
でできるため、フオトレジスト１０の変形，変質
がないこと、またこの堆積現象が方向性（異方
性）を持つており、シリコン酸化膜が溝の底から
順次堆積されるため、歪や応力の発生がなく溝中
にシリコン酸化膜１３を埋め込むことができ、ま
たフオトレジスト１０の側壁１０′にシリコン酸
化膜１３が形成されないことである。次いで、フ
オトレジストはくり溶液（例えば、硫酸と過酸化
水素水の混合液、Ｊ―100，あるいはアセトン等）
により、フオトレジスト１０をはくりすると、第
８図Ｄに示す構造を得る。 上記製造技術を用いると、同一基板内に、幅が
互いに異る複数種類のシリコン酸化膜を形成する
ことができる。また上記ドライエツチングおよび
上記プラズマデポジシヨンとも方向性（異方性）
が著しいため、パターン変換差がなく、微細化に
好適な製造技術である。 なお、第８図Ａにおいて、フオトレジスト１０
は、シリコン基板１上に直接形成されているが、
フオトレジスト１０とシリコン基板１の間に、シ
リコン酸化膜、若しくはシリコン窒化膜を介在さ
せてもよいことは言うまでもない。この場合に
は、レジストはくり後、介在させたシリコン酸化
膜（若しくはシリコン窒化膜）をエツチングすれ
ば、第８図Ｄの構造が得られる。また、第８図Ｂ
において、エツチング溝１２を設けた後、エツチ
ング溝底部のシリコン表面に、ほう素等の不純物
を導入してもよいことも勿論である。 なお、上に述べた、ECR型のプラズマデポジ
シヨン装置を用いたシリコン酸化膜、あるいはシ
リコン窒化膜は、ピンホールが極めて少ないこ
と、化学量論的にストイキオメトリが優れている
ことなどの特徴をもつており、半導体材料として
好適である。この方法により形成したシリコン酸
化膜のエツチング速度は、通常の熱酸化法により
形成したシリコン酸化膜のそれとほぼ同じであ
る。また上記方法によるシリコン窒化膜には、水
素の含まれる量が少なく、そのエツチング速度
も、通常のCVD法によるシリコン窒化膜のそれ
と比べて特に差がない。 ECR型プラズマ堆積法で堆積したシリコン酸
化膜の最も大きな特徴は、基板を加熱せずに室温
で堆積するにもかかわらず、他の種々の堆積法で
は見られない高い絶縁性を有することである。こ
の絶縁性は、種々の形成法によつて形成されたシ
リコン酸化膜の中で最も大きな絶縁耐性を示す熱
酸化法によるシリコン酸化膜と同等である。 種々の形成法によつて形成されたシリコン酸化
膜の絶縁性の評価結果を表１に示す。この評価結
果は、シリコン基板の上に厚さ140Åのシリコン
酸化膜を種々の形成法によつて形成し、その上に
100μm角の電極を形成してその絶縁破壊電界強度
を測定したものである。
素子間分離構造を有する半導体装置の製造方法に
関するものである。 従来、第１図に見られるようなMOS（Metal
Oxide Semiconductor）半導体装置が知られて
いる。 即ち、図は要部側断面説明図であつて、１はｐ
型シリコン基板、２はｐ型拡散層、３は厚いシリ
コン酸化膜、３′は厚さが連続的に変化するシリ
コン酸化膜、４はゲート絶縁膜、５はゲート電
極、６はn+拡散層、７，９は配線用導電体、８
は絶縁膜である。厚いシリコン酸化膜３とｐ型拡
散層２は、トランジスタＡ，Ｂ等を互いに電気的
に絶縁するために設けられたものであり、通常用
いられている素子間分離法である。この厚いシリ
コン酸化膜３は、耐酸化膜をマスクに、シリコン
基板１の表面を選択的に熱酸化することにより形
成されるため、この素子間分離法は選択酸化法と
呼ばれる。 この選択酸化法の利点は、ｐ型拡散層２を形成
するための不純物導入と、厚いシリコン酸化膜３
の形成が、一回のフオトリソグラフイ工程で実現
できること、厚いシリコン酸化膜３の一部がシリ
コン基板１内に埋め込まれており、表面段差が比
較的小さいことである。 しかし、この選択酸化法は、次のような欠点が
ある。 まず第１の欠点は、微細化に限界があることで
ある。これは、第２図に示すように、選択酸化膜
３の形成上、連続的に厚さの変化する領域（断面
形状からバーズビークと呼ばれる）３′が不可避
的に形成されること、そしてこのバーズビーク
３′の幅（図中l1で示される）が、選択酸化膜３
の厚さ（図中t1で示される）と同程度であり、短
縮に限界があることによる。1μmの厚さの選択酸
化膜３を形成する場合、バーズビーク３′の幅も
1μm程度となるので、両側で合計約2μmのバーズ
ビーク３′の領域が素子面積の有効な利用を妨げ
ている。パターンの最小寸法が１〜3μm程度とな
つている現在、この約2μmという値は、微細化に
重大な妨げとなつている。 第２の欠点は、長時間の熱酸化を必要とするこ
とである。1μmの選択酸化膜を形成するのに、
1000℃のウエツト酸化法で、５〜７時間程度を必
要とする。この長時間の熱酸化は、生産性の妨げ
となるばかりでなく、シリコン基板中の積層欠陥
を成長させること、ｐ型拡散層２の不都合な拡散
を引き起こすこと等の欠点をもつている。酸化時
間を短縮するために、酸化温度を上げると、積層
欠陥はさらに成長し、ｐ型拡散層２もさらに拡散
するという不都合さを増す。 第３の欠点は、必ずしも充分な表面平坦化がは
かれないことである。通常の選択酸化法では、酸
化膜厚の約1/2が、シリコン中に埋置されるため、
表面段差は酸化膜厚の約1/2となる。この表面段
差をさらに減少させるため、シリコン基板表面を
あらかじめ一部エツチングした後、選択酸化膜を
形成することにより、この選択酸化膜をシリコン
基板内に全部埋め込むという方法が提案されてい
る。この方法を用いると、第３図に示すように、
確かに選択酸化膜表面（図中Ｃで示される）とシ
リコン基板表面（図中Ｄで示される）との高さを
一致させることは可能であるが、選択酸化膜の周
辺部に、バーズビーク３′の他に、突出部（これ
は、形状から、バーズヘツドと呼ばれる）３″が
不可避的に形成される。このため、、この方法で
も、表面平坦化は、必ずしも充分には、はかられ
ない。 本発明は、これらの欠点を解決するために、微
細化に好適で、かつ、表面段差のない新規な素子
間分離構造を有する半導体装置の製造方法を提供
することを目的とするものであり、以下図面につ
いて詳細に説明する。 本発明で、表面段差がない、あるいは、、平坦
と称するは、注目する絶縁層の表面と、その絶縁
層に隣接する半導体基板表面との段差がその絶縁
層の厚さの30％以下となることを意味することと
する。 本発明の特徴は、電子サイクロトロン共鳴
（ECR）壁プラズマデポジシヨン法を用いて溝を
絶縁物で埋めることにある。ECRプラズマデポ
ジシヨン法は、(1)レジストを変形・変質しないよ
うな低温で、(2)方向性良く、(3)堆積した絶縁物の
ストイキオメトリ（化学量論的組成）が優れ、か
つ、絶縁性にすぐれた絶縁物を堆積することがで
きる。本発明は、ECRのこれらの性質を利用し
たものである。 第４図は、本発明の実施例を示す構造断面図で
ある。１はシリコン基板、１０１，１０１′はシ
リコン基板の壁、１３はシリコン酸化膜である。
シリコン基板１に着目すると、その表面に、切り
立つた壁１０１，１０１′があり段差構造をなし
ているが、その切り立つた壁１０１，１０１′に
より形成された溝に、厚いシリコン酸化膜１３が
埋置されており、この厚いシリコン酸化膜１３の
上面と、シリコン基板１の上面とには、表面段差
がないという特徴をもつている。同図に示すよう
に、シリコン酸化膜１３の断面は、長方形である
こと、また、このシリコン酸化膜１３の厚さ（図
中、t2で示される）を大きく、その幅（図中、l2
で示される）を小さくできることの特徴があるた
め、微細化、高密度化に適している。 第５図は、この新規な素子間分離構造を、
MOS集積回路に適用した場合の一実施例を表わ
す要部側断面説明図であり、第１図に示された部
分と同部分を同記号で指示してある。厚いシリコ
ン酸化膜１３の表面段差がないため、第５図に示
す構造全体の表面段差も、第１図のそれと比べ
て、かなり低減されている。表面段差が小さいこ
とは、素子製作時のフオトリソグラフイ工程を容
易にするだけでなく、段差部分での配線の断線を
減少させる等の利点をもつている。また厚いシリ
コン酸化膜１３の矩形の断面形状は、有効な素子
面積の利用を可能にするため、素子の高密度化が
実現できる。また、同一シリコン基板内に、幅が
互いに異る複数種類の、厚いシリコン酸化膜１３
を併存させることにより、一層の高密度化がはか
れる。 第６図は、第４図に示す新規な素子間分離構造
を、バイポーラ集積回路に適用した場合の、一実
施例である。２１はｐ型シリコン基板、２２は埋
め込み拡散層と呼ばれるn+型拡散層、２３は厚
いシリコン酸化膜、２４は薄いシリコン酸化膜、
２５はベース領域と呼ばれるｐ型拡散層、２６は
コレクタと呼ばれるｎ型拡散層、２７はn+型拡
散層、２８はエミツタと呼ばれるn+型拡散層、
２９は電極、２９′は配線である。シリコン酸化
膜２３の膜厚は、そのパターン幅に比較して充分
に大きく、その底２３′がｐ型シリコン基板２１
に接触している。この構造によると、単に表面段
差がないだけでなく、充分な分離特性が、充分微
細なパターン幅で実現できる。 第７図は、同じく、第４図の構造を、SOS
（Silicon On Sapphire）基板に適用した場合の
一実施例である。３１はサフアイヤ基板、３２は
ｐ型シリコン層、３３は厚いシリコン酸化膜、３
４はゲート絶縁膜、３５はゲート電極、３６は
n+型拡散層、３９は電極、３９′は配線である。
各々のトランジスタは、側面をシリコン酸化膜３
３に、また底面をサフアイヤ３１に、それぞれ囲
まれているため、電気的に完全に分離されてい
る。この分離構造は、表面が平坦であることと、
パターン幅の微細化が可能であることの特徴をも
つている。 第８図は、第４図の構造を形成するための製作
工程の一実施例である。第８図Ａにおいて、１は
シリコン基板、１０はパターン形成を施したフオ
トレジスト（例えば、AZ1350：米国シプレー社
製）である。平行平板型電極を有するドライエツ
チング装置を用いて、フオトレジスト１０をマス
クに、シリコン基板１をエツチングし、第８図Ｂ
に示すように、所望の深さのエツチング溝１２を
得る。ここで、特徴的なことは、エツチングによ
るアンダカツトがなく、エツチング溝１２の断面
形状が矩形となることである。次いで、ECR
（Electron Cyclotron Resonance）型のプラズマ
デポジシヨン装置を用いて、シリコン酸化膜１３
を堆積させ、上記エツチング溝１２を埋めると、
第８図Ｃの構造を得る。ここで特徴的なことは、
シリコン酸化膜１３の堆積が低温（約100℃以下）
でできるため、フオトレジスト１０の変形，変質
がないこと、またこの堆積現象が方向性（異方
性）を持つており、シリコン酸化膜が溝の底から
順次堆積されるため、歪や応力の発生がなく溝中
にシリコン酸化膜１３を埋め込むことができ、ま
たフオトレジスト１０の側壁１０′にシリコン酸
化膜１３が形成されないことである。次いで、フ
オトレジストはくり溶液（例えば、硫酸と過酸化
水素水の混合液、Ｊ―100，あるいはアセトン等）
により、フオトレジスト１０をはくりすると、第
８図Ｄに示す構造を得る。 上記製造技術を用いると、同一基板内に、幅が
互いに異る複数種類のシリコン酸化膜を形成する
ことができる。また上記ドライエツチングおよび
上記プラズマデポジシヨンとも方向性（異方性）
が著しいため、パターン変換差がなく、微細化に
好適な製造技術である。 なお、第８図Ａにおいて、フオトレジスト１０
は、シリコン基板１上に直接形成されているが、
フオトレジスト１０とシリコン基板１の間に、シ
リコン酸化膜、若しくはシリコン窒化膜を介在さ
せてもよいことは言うまでもない。この場合に
は、レジストはくり後、介在させたシリコン酸化
膜（若しくはシリコン窒化膜）をエツチングすれ
ば、第８図Ｄの構造が得られる。また、第８図Ｂ
において、エツチング溝１２を設けた後、エツチ
ング溝底部のシリコン表面に、ほう素等の不純物
を導入してもよいことも勿論である。 なお、上に述べた、ECR型のプラズマデポジ
シヨン装置を用いたシリコン酸化膜、あるいはシ
リコン窒化膜は、ピンホールが極めて少ないこ
と、化学量論的にストイキオメトリが優れている
ことなどの特徴をもつており、半導体材料として
好適である。この方法により形成したシリコン酸
化膜のエツチング速度は、通常の熱酸化法により
形成したシリコン酸化膜のそれとほぼ同じであ
る。また上記方法によるシリコン窒化膜には、水
素の含まれる量が少なく、そのエツチング速度
も、通常のCVD法によるシリコン窒化膜のそれ
と比べて特に差がない。 ECR型プラズマ堆積法で堆積したシリコン酸
化膜の最も大きな特徴は、基板を加熱せずに室温
で堆積するにもかかわらず、他の種々の堆積法で
は見られない高い絶縁性を有することである。こ
の絶縁性は、種々の形成法によつて形成されたシ
リコン酸化膜の中で最も大きな絶縁耐性を示す熱
酸化法によるシリコン酸化膜と同等である。 種々の形成法によつて形成されたシリコン酸化
膜の絶縁性の評価結果を表１に示す。この評価結
果は、シリコン基板の上に厚さ140Åのシリコン
酸化膜を種々の形成法によつて形成し、その上に
100μm角の電極を形成してその絶縁破壊電界強度
を測定したものである。
【表】
表１においてPVD（Physical Vapor
Deposition）法は、蒸着やスパツタ等の物理的な
堆積法を示し、CVD（Chemical Vapor
Deposition）法は、プラズマCVD法を含む化学
的蒸着法を示している。このように、ECRプラ
ズマ堆積法で堆積したシリコン酸化膜は低温で形
成するにもかかわらず高い絶縁耐性を示す。 第８図の製造工程において、エツチング溝１２
の深さと、次いで堆積するシリコン酸化膜１３の
厚さを同じにし、表面の平坦化をはかつている
が、実際の素子製造工程においては、シリコン酸
化膜１３の形成後洗浄工程やエツチング工程を行
なうことがあり、それによる若干の膜減りがあり
うるため、それを考慮して、あらかじめシリコン
酸化膜１３の厚さを若干厚めにしておくことも可
能である。 第４図，第５図において、埋置されたシリコン
酸化膜１３の下のシリコン基板１中に、ｐ型拡散
層を設けてもよいことは言うまでもない。このｐ
型拡散層は、第１図，第２図において、選択酸化
膜３の下に設けられたｐ型拡散層２と同様に、寄
生チヤネルを防止する作用をする。なお、このｐ
型拡散層は、ｎ型シリコン基板を用いた場合に
は、ｎ型拡散層に変えなければならぬことも言う
までもない。 また、上記説明において、埋置シリコン酸化膜
１３，２３，３３は、他の絶縁膜例えば、シリコ
ン窒化膜，シリコン酸化膜とシリコン窒化膜との
間の組成をもつ絶縁膜（SixOyNz），あるいはリ
ン，ひ素等の不純物を含んだシリコン酸化膜でも
置き換えられることは言うまでもない。前に述べ
たECR型プラズマデポジシヨン装置でこれらの
絶縁膜は形成可能であり、従つて、そうした構造
も実現できる。また以上の説明で、ｐ型シリコン
基板１，２１は、ｎ型シリコン基板あるいはその
他の半導体、例えばガリウムひ素（GaAs）等の
化合物半導体で置き換えてよいことも言うまでも
ない。 以上説明したように、本発明による素子間分離
構造を有する半導体装置の製造方法は、表面段差
がないため、その上に形成される絶縁膜の被覆形
状や配線の断線が改善されるため、半導体装置の
歩留まりが向上する利点がある。また、その構造
の断面形状が矩形となり、その厚さを、その幅に
対して充分大きくすることが可能であるため、充
分な分離特性が、充分微細な幅で実現できるとい
う利点を有している。
Deposition）法は、蒸着やスパツタ等の物理的な
堆積法を示し、CVD（Chemical Vapor
Deposition）法は、プラズマCVD法を含む化学
的蒸着法を示している。このように、ECRプラ
ズマ堆積法で堆積したシリコン酸化膜は低温で形
成するにもかかわらず高い絶縁耐性を示す。 第８図の製造工程において、エツチング溝１２
の深さと、次いで堆積するシリコン酸化膜１３の
厚さを同じにし、表面の平坦化をはかつている
が、実際の素子製造工程においては、シリコン酸
化膜１３の形成後洗浄工程やエツチング工程を行
なうことがあり、それによる若干の膜減りがあり
うるため、それを考慮して、あらかじめシリコン
酸化膜１３の厚さを若干厚めにしておくことも可
能である。 第４図，第５図において、埋置されたシリコン
酸化膜１３の下のシリコン基板１中に、ｐ型拡散
層を設けてもよいことは言うまでもない。このｐ
型拡散層は、第１図，第２図において、選択酸化
膜３の下に設けられたｐ型拡散層２と同様に、寄
生チヤネルを防止する作用をする。なお、このｐ
型拡散層は、ｎ型シリコン基板を用いた場合に
は、ｎ型拡散層に変えなければならぬことも言う
までもない。 また、上記説明において、埋置シリコン酸化膜
１３，２３，３３は、他の絶縁膜例えば、シリコ
ン窒化膜，シリコン酸化膜とシリコン窒化膜との
間の組成をもつ絶縁膜（SixOyNz），あるいはリ
ン，ひ素等の不純物を含んだシリコン酸化膜でも
置き換えられることは言うまでもない。前に述べ
たECR型プラズマデポジシヨン装置でこれらの
絶縁膜は形成可能であり、従つて、そうした構造
も実現できる。また以上の説明で、ｐ型シリコン
基板１，２１は、ｎ型シリコン基板あるいはその
他の半導体、例えばガリウムひ素（GaAs）等の
化合物半導体で置き換えてよいことも言うまでも
ない。 以上説明したように、本発明による素子間分離
構造を有する半導体装置の製造方法は、表面段差
がないため、その上に形成される絶縁膜の被覆形
状や配線の断線が改善されるため、半導体装置の
歩留まりが向上する利点がある。また、その構造
の断面形状が矩形となり、その厚さを、その幅に
対して充分大きくすることが可能であるため、充
分な分離特性が、充分微細な幅で実現できるとい
う利点を有している。
第１図は従来のMOS集積回路の構造断面図、
第２図は選択酸化膜の詳細な構造断面図、第３図
はシリコン基板表面をエツチングした後形成した
選択酸化膜の構造断面図、第４図は本発明の実施
例の構造断面図、第５図，第６図，第７図は第４
図に示す新規な構造を素子間分離構造としてそれ
ぞれMOS集積回路バイポーラ集積回路，SOS基
板に適用した場合の実施例を示す構造断面図、第
８図は第４図の構造を形成する製作工程を説明す
る為の工程要所に於ける装置の要部側断面説明図
である。 １……ｐ型シリコン基板、２……ｐ型拡散層、
３……厚いシリコン酸化膜、３′……厚さが連続
的に変化するシリコン酸化膜（バーズビーク）、
３″……突出したシリコン酸化膜（バーズヘツ
ド）、４……ゲート絶縁膜、５……ゲート電極、
６……n+拡散層、７，９……配線用導電体、８
……絶縁膜、１０……フオトレジスト、１０′…
…フオトレジストの側壁、１２……エツチング
溝、１３，２３，３３……厚いシリコン酸化膜、
２１……ｐ型シリコン基板、２２……埋め込み拡
散層（n+型拡散層）、２３′……厚いシリコン酸
化膜の底部、２４……薄いシリコン酸化膜、２５
……ベース領域（ｐ型拡散層）、２６……コレク
タ領域（ｎ型拡散層）、２７……n+型拡散層、２
８……エミツタ領域（n+型拡散層）、２９……電
極、２９′……配線、３１……サフアイヤ基板、
３２……ｐ型シリコン層、３４……ゲート絶縁
膜、３５……ゲート電極、３６……n+型拡散層、
３９……電極、３９′……配線、１０１……シリ
コン基板の壁、Ａ，Ｂ……MOS型トランジスタ
（第１図中）、t1……厚いシリコン酸化膜３の厚さ
（第２図中）、l1……バーズビーク３′の幅（第２
図中）、Ｃ，Ｄ……選択酸化膜表面と、シリコン
基板表面（第３図中）、t2……厚いシリコン酸化
膜１３の厚さ（第４図中）、l2……厚いシリコン
酸化膜１３の幅（第４図中）。
第２図は選択酸化膜の詳細な構造断面図、第３図
はシリコン基板表面をエツチングした後形成した
選択酸化膜の構造断面図、第４図は本発明の実施
例の構造断面図、第５図，第６図，第７図は第４
図に示す新規な構造を素子間分離構造としてそれ
ぞれMOS集積回路バイポーラ集積回路，SOS基
板に適用した場合の実施例を示す構造断面図、第
８図は第４図の構造を形成する製作工程を説明す
る為の工程要所に於ける装置の要部側断面説明図
である。 １……ｐ型シリコン基板、２……ｐ型拡散層、
３……厚いシリコン酸化膜、３′……厚さが連続
的に変化するシリコン酸化膜（バーズビーク）、
３″……突出したシリコン酸化膜（バーズヘツ
ド）、４……ゲート絶縁膜、５……ゲート電極、
６……n+拡散層、７，９……配線用導電体、８
……絶縁膜、１０……フオトレジスト、１０′…
…フオトレジストの側壁、１２……エツチング
溝、１３，２３，３３……厚いシリコン酸化膜、
２１……ｐ型シリコン基板、２２……埋め込み拡
散層（n+型拡散層）、２３′……厚いシリコン酸
化膜の底部、２４……薄いシリコン酸化膜、２５
……ベース領域（ｐ型拡散層）、２６……コレク
タ領域（ｎ型拡散層）、２７……n+型拡散層、２
８……エミツタ領域（n+型拡散層）、２９……電
極、２９′……配線、３１……サフアイヤ基板、
３２……ｐ型シリコン層、３４……ゲート絶縁
膜、３５……ゲート電極、３６……n+型拡散層、
３９……電極、３９′……配線、１０１……シリ
コン基板の壁、Ａ，Ｂ……MOS型トランジスタ
（第１図中）、t1……厚いシリコン酸化膜３の厚さ
（第２図中）、l1……バーズビーク３′の幅（第２
図中）、Ｃ，Ｄ……選択酸化膜表面と、シリコン
基板表面（第３図中）、t2……厚いシリコン酸化
膜１３の厚さ（第４図中）、l2……厚いシリコン
酸化膜１３の幅（第４図中）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にレジストパターンを形成する
工程と、 前記レジストパターンをマスクに前記半導体基
板を方向性エツチングし、前記半導体基板に切り
立つた壁を有する溝構造を形成する工程と、電子
サイクロトロン共鳴型プラズマデポジシヨン法に
より、前記レジストパターンが変形・変質しない
温度で、かつ、方向性良く絶縁物を堆積し、前記
溝を前記絶縁物で埋める工程と、 前記レジストパターン及びその上に堆積した前
記絶縁物を除去し、前記溝に前記絶縁物が埋め込
まれ前記半導体基板表面と前記絶縁物表面とが平
坦な素子間分離構造を得る工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106981A JPS57176742A (en) | 1981-04-21 | 1981-04-21 | Semiconductor device and manufacture thereof |
| US06/369,235 US4564997A (en) | 1981-04-21 | 1982-04-16 | Semiconductor device and manufacturing process thereof |
| CA000401294A CA1204883A (en) | 1981-04-21 | 1982-04-20 | Semiconductor device and manufacturing process thereof |
| EP82302044A EP0063917B1 (en) | 1981-04-21 | 1982-04-21 | Method of manufacturing a semiconductor device |
| DE8282302044T DE3271995D1 (en) | 1981-04-21 | 1982-04-21 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106981A JPS57176742A (en) | 1981-04-21 | 1981-04-21 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176742A JPS57176742A (en) | 1982-10-30 |
| JPS6322463B2 true JPS6322463B2 (ja) | 1988-05-12 |
Family
ID=13160481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6106981A Granted JPS57176742A (en) | 1981-04-21 | 1981-04-21 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176742A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123266A (ja) * | 1982-12-28 | 1984-07-17 | Toshiba Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS59178773A (ja) * | 1983-03-30 | 1984-10-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH065680B2 (ja) * | 1984-09-03 | 1994-01-19 | 富士通株式会社 | 半導体装置の製法 |
| JPS6184866A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396766A (en) * | 1977-02-04 | 1978-08-24 | Nec Corp | Semiconductor device |
| JPS54591A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Element isolating method |
| JPS55130140A (en) * | 1979-03-30 | 1980-10-08 | Toshiba Corp | Fabricating method of semiconductor device |
-
1981
- 1981-04-21 JP JP6106981A patent/JPS57176742A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396766A (en) * | 1977-02-04 | 1978-08-24 | Nec Corp | Semiconductor device |
| JPS54591A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Element isolating method |
| JPS55130140A (en) * | 1979-03-30 | 1980-10-08 | Toshiba Corp | Fabricating method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176742A (en) | 1982-10-30 |
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