JPS63213959A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63213959A JPS63213959A JP62048089A JP4808987A JPS63213959A JP S63213959 A JPS63213959 A JP S63213959A JP 62048089 A JP62048089 A JP 62048089A JP 4808987 A JP4808987 A JP 4808987A JP S63213959 A JPS63213959 A JP S63213959A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（夜業上の利用分野）
本発明は半導体装置の製造方法に係わシ、特にＴ ｆＮ
／Ｔ １の、積層膜をバリヤ・メタルとして用するＣＭ
ＯＳ型の半導体装置の製造方法に関するものである。
／Ｔ １の、積層膜をバリヤ・メタルとして用するＣＭ
ＯＳ型の半導体装置の製造方法に関するものである。
（従来の技術）
近年、半導体装置は高集積化が著しく、このため素子の
各種寸法が急激に小さくなって来ている。例えば、拡散
層の接合深さ等も、Ｎ型、Ｐ型共に０．２〜０．３μｍ
前後まで浅くなって来ておシ、今後さらに浅くなってい
くことが予測される。
各種寸法が急激に小さくなって来ている。例えば、拡散
層の接合深さ等も、Ｎ型、Ｐ型共に０．２〜０．３μｍ
前後まで浅くなって来ておシ、今後さらに浅くなってい
くことが予測される。
また、これらの拡散層などと配線金属との接続孔のサイ
ズも１μｍを切るところまで小さくなって来ている。
ズも１μｍを切るところまで小さくなって来ている。
さらに、例えば上記配線金属との接続孔について見ると
、そのサイズのみ々らず、拡散層端との余裕度について
も、装置及び加工技術などの改良によシ、小さくなって
来ている。
、そのサイズのみ々らず、拡散層端との余裕度について
も、装置及び加工技術などの改良によシ、小さくなって
来ている。
この様な状況に於て、配線金属について見ると、過去に
於ては拡散層の接合深さが浅くなるに伴い、ｓ＋全含む
Ａｔ（Ａｔ−８ｔ）配線を用いることにより、接合の破
壊を防止するという方法が用いられて来ている。しかし
、近年になってＡｔ−８Ｓ配線にはコンタクト・サイズ
の微細化によって祈たな問題が生じて来ている。即ち、
Ａｔ中のＳｌの硬度は、Ａｔと基板ｓｉの相互拡散を防
止するために／ンタ一温度での固溶度以上、一般には１
％以上の９度である。しかし、室温ではＡｔ中にＳｔは
ほとんど固溶しないことから、シンター後の冷却過程で
Ａｔ中のＳｔが析出する。特に、コンタクト部では下地
が単結晶Ｓｌであることから、「固相エピタキシャル成
長」が起き、その結果、析出Ｓ１は大きく成長する。
於ては拡散層の接合深さが浅くなるに伴い、ｓ＋全含む
Ａｔ（Ａｔ−８ｔ）配線を用いることにより、接合の破
壊を防止するという方法が用いられて来ている。しかし
、近年になってＡｔ−８Ｓ配線にはコンタクト・サイズ
の微細化によって祈たな問題が生じて来ている。即ち、
Ａｔ中のＳｌの硬度は、Ａｔと基板ｓｉの相互拡散を防
止するために／ンタ一温度での固溶度以上、一般には１
％以上の９度である。しかし、室温ではＡｔ中にＳｔは
ほとんど固溶しないことから、シンター後の冷却過程で
Ａｔ中のＳｔが析出する。特に、コンタクト部では下地
が単結晶Ｓｌであることから、「固相エピタキシャル成
長」が起き、その結果、析出Ｓ１は大きく成長する。
この析出Ｓ１はＡｔドープされたＰ−型の高抵抗Ｓｉの
ため、コンタクト抵抗の増大を生ずる。特に、このＳｔ
析出による抵抗増大がコンタクト・サイズの小さい方で
大きな問題となっている。
ため、コンタクト抵抗の増大を生ずる。特に、このＳｔ
析出による抵抗増大がコンタクト・サイズの小さい方で
大きな問題となっている。
（発明が解決しようとする間」点）
この不良の対策として、 Ａｔ配線と基板Ｓｔとの直接
接触を避けるために、間に他の金属を設ける構造がとら
れ、この金属を一般にバリヤ・メタルと呼んでいる。現
在このバリヤ・メタルにはＴ ｉ Ｎ／’ｒ ｌという
構造が多く用いられている。このバリヤ・メタルを用い
る事により、Ｓｌの析出を分散させてＳｉ粒子の成長を
押える事ができ、コンタクト抵抗の増大が防止できる。
接触を避けるために、間に他の金属を設ける構造がとら
れ、この金属を一般にバリヤ・メタルと呼んでいる。現
在このバリヤ・メタルにはＴ ｉ Ｎ／’ｒ ｌという
構造が多く用いられている。このバリヤ・メタルを用い
る事により、Ｓｌの析出を分散させてＳｉ粒子の成長を
押える事ができ、コンタクト抵抗の増大が防止できる。
ところが、これらのバリヤ・メタルと８１基板に形成さ
れた不純物層との接触性は、一般にはＰ型不純物層に対
して一度依存性がある。なおかっ、デバイスに用いられ
るＰ型不純物は一般にボロンが用いられることから、Ｐ
型の不純物層の表面一度が低下しやすい傾向にある。従
って、ＣＭＯ８ｕの半導体装置に於て、Ｎ型・Ｐ型の両
不純物層とも良好な接触性を得るためには、デバイス構
造ならびＩｃ ７０ロセスの組み立てに十分留意しなけ
ればならないという不都合があった。
れた不純物層との接触性は、一般にはＰ型不純物層に対
して一度依存性がある。なおかっ、デバイスに用いられ
るＰ型不純物は一般にボロンが用いられることから、Ｐ
型の不純物層の表面一度が低下しやすい傾向にある。従
って、ＣＭＯ８ｕの半導体装置に於て、Ｎ型・Ｐ型の両
不純物層とも良好な接触性を得るためには、デバイス構
造ならびＩｃ ７０ロセスの組み立てに十分留意しなけ
ればならないという不都合があった。
本発明は上記欠点に鑑みなされたもので、その目的はＴ
ｉ Ｎ、／’ｒ ｉをバリヤ・メタルとして用いたＣ
ＭＯ８型半導体装置の場合にも、Ｎ−Ｐ両型不純物層と
も良好な接触性が得られ、従って信頼性の高い配線を備
えた半導体装置の製造方法を提供するものである。
ｉ Ｎ、／’ｒ ｉをバリヤ・メタルとして用いたＣ
ＭＯ８型半導体装置の場合にも、Ｎ−Ｐ両型不純物層と
も良好な接触性が得られ、従って信頼性の高い配線を備
えた半導体装置の製造方法を提供するものである。
［発明の構成］
（問題点を解決するための手段と作用）この様な目的を
達成するため、本発明の半導体装置は、半導体基板の表
面に形成した接続孔の表面濃度を、Ｎ型不純物層との接
触性を損うことなく、Ｐ型不純物層の接触性が改善され
るまで、その表面濃度を高くするようにしたものである
。
達成するため、本発明の半導体装置は、半導体基板の表
面に形成した接続孔の表面濃度を、Ｎ型不純物層との接
触性を損うことなく、Ｐ型不純物層の接触性が改善され
るまで、その表面濃度を高くするようにしたものである
。
そのために本発明の製造方法は、バリヤ・メタル形成後
例えばゾロン等のＰ梨不純物を、その表面積度がＮ型の
不純物層の表面一度よ）低（、Ｐ型の不純物層の表面一
度より高くなるようイオン注入し、しかるのちに６００
℃の比較的低温の窒素ガス雰囲気中で熱処理をし、その
後配線金属を形成する工程を備えていること全特徴とす
るものである。前記Ｐ型不純物は、好ましくはシリコン
／バリヤ・メタル界面のシリコン側にピークを有するよ
うにイオン注入される。
例えばゾロン等のＰ梨不純物を、その表面積度がＮ型の
不純物層の表面一度よ）低（、Ｐ型の不純物層の表面一
度より高くなるようイオン注入し、しかるのちに６００
℃の比較的低温の窒素ガス雰囲気中で熱処理をし、その
後配線金属を形成する工程を備えていること全特徴とす
るものである。前記Ｐ型不純物は、好ましくはシリコン
／バリヤ・メタル界面のシリコン側にピークを有するよ
うにイオン注入される。
（実施例）
以下、第１図を参照して本発明に係わる半導体装置の製
造方法を説明する。
造方法を説明する。
第１図（ａ）〜（ｄ）は、本発明に係わる製造方法の一
実施例を示すもので、特に接続孔と配線金属を中心とし
＋Ｓ造工程順の断面図である。
実施例を示すもので、特に接続孔と配線金属を中心とし
＋Ｓ造工程順の断面図である。
まず半導体基盤（Ｐ４）ＪノにそれぞれＮチャネル／Ｐ
チャネルのトランジスタのソースノ２゜１２′、ドレイ
ンｌ ３ 、１３’、ゲート１４，１４′、ダート配ｄ
Ｊｓｔｘｓ’ｗ従来よりの公知の方法で形成し、ソース
１２．１２’、ドレインｌ ３ 、１３’、ダート配線
ｉ ５ 、 ノ５’と後述の配線金属２８との接続孔２
２ ｆ ２２’、２３ 、２３’、２５ 、２５’をそ
れぞれ形成する。なおノロは素子分離用の厚い酸化膜、
１６′は絶縁膜、１１’はウエルノΔ（Ｎ型）である。
チャネルのトランジスタのソースノ２゜１２′、ドレイ
ンｌ ３ 、１３’、ゲート１４，１４′、ダート配ｄ
Ｊｓｔｘｓ’ｗ従来よりの公知の方法で形成し、ソース
１２．１２’、ドレインｌ ３ 、１３’、ダート配線
ｉ ５ 、 ノ５’と後述の配線金属２８との接続孔２
２ ｆ ２２’、２３ 、２３’、２５ 、２５’をそ
れぞれ形成する。なおノロは素子分離用の厚い酸化膜、
１６′は絶縁膜、１１’はウエルノΔ（Ｎ型）である。
（第１図（ａ））
その後、例えばスパッタ等でＴＩ膜２６及びＴｉＮ膜２
７′！ｉ−例えばそれぞれ約５０ ＯＡ、１００ＯＡ程
度積層形成しバリヤ・メタルとする。（第１図（ｂ））
しかるのち、ボロンをイオン注入法によシ例えば加速電
圧３０ ＫｅＶ 、注入ｉ１１ＸＩＯ１５ｃｒＲ−２程
度注入し、その後例えば６００℃程度の比較的低温で、
窒素雰囲気中での熱処理を施す。（第１図（Ｃ））上記
ボロンはシリコン／ノ９リヤ・メタル界面のシリコン側
にピークを有するよう、またその表面一度がＮ型の不純
物層の表面濃度より低く、Ｐ凰の不純物層の表面濃度よ
シ高くなるようイオン注入される。また上記６００℃で
熱処理するのは、６００℃以下だとバリヤ性が不完全と
なυ、６００℃以上だとコンタクト特性が不安定になる
からである。
７′！ｉ−例えばそれぞれ約５０ ＯＡ、１００ＯＡ程
度積層形成しバリヤ・メタルとする。（第１図（ｂ））
しかるのち、ボロンをイオン注入法によシ例えば加速電
圧３０ ＫｅＶ 、注入ｉ１１ＸＩＯ１５ｃｒＲ−２程
度注入し、その後例えば６００℃程度の比較的低温で、
窒素雰囲気中での熱処理を施す。（第１図（Ｃ））上記
ボロンはシリコン／ノ９リヤ・メタル界面のシリコン側
にピークを有するよう、またその表面一度がＮ型の不純
物層の表面濃度より低く、Ｐ凰の不純物層の表面濃度よ
シ高くなるようイオン注入される。また上記６００℃で
熱処理するのは、６００℃以下だとバリヤ性が不完全と
なυ、６００℃以上だとコンタクト特性が不安定になる
からである。
その後、例えばＡｔ−８ｔ等の配線金属２８をス・ヤッ
タ法で堆積し、レノスト・・中ターン（図示せず）を用
いてＴｌＮ２７ 、 Ｔｌ ２６を含めて所望のパター
ン全形成する。（第１図（ｄ）） ［発明の効果］ 以上のごとく、本発明では半導体基板に形成された素子
と金属配線との接＆、をなすのに際し、・マリャ・メタ
ルを配線金属と拡散層の間に形成し、かつＮ−ＰｆＩ型
の不純物層とも良好な接触性？得ることができ、従って
デバイスの歩留、信頼性は大幅に改善される。
タ法で堆積し、レノスト・・中ターン（図示せず）を用
いてＴｌＮ２７ 、 Ｔｌ ２６を含めて所望のパター
ン全形成する。（第１図（ｄ）） ［発明の効果］ 以上のごとく、本発明では半導体基板に形成された素子
と金属配線との接＆、をなすのに際し、・マリャ・メタ
ルを配線金属と拡散層の間に形成し、かつＮ−ＰｆＩ型
の不純物層とも良好な接触性？得ることができ、従って
デバイスの歩留、信頼性は大幅に改善される。
また、従来のバリヤ・メタルを用いたプロセスと比較す
ると、本発明では？ロン等のＰ型不純物をバリヤ・メタ
ルを通して、そのピークが基板と・ぐリヤ・メタル界面
の基板側に米るように、かつその銭度がＮ１Ｊｌ不純物
層の表面濃度よυ低く、かつＰ型不純物層の表面濃度よ
シ高くなるようイオン注入法を用いて注入するプロセス
が加わるだけであり、このプロセスは技術的に見て非常
に単純なプロセスであり、例えばコスト・アップ等の問
題は全くないといえる。
ると、本発明では？ロン等のＰ型不純物をバリヤ・メタ
ルを通して、そのピークが基板と・ぐリヤ・メタル界面
の基板側に米るように、かつその銭度がＮ１Ｊｌ不純物
層の表面濃度よυ低く、かつＰ型不純物層の表面濃度よ
シ高くなるようイオン注入法を用いて注入するプロセス
が加わるだけであり、このプロセスは技術的に見て非常
に単純なプロセスであり、例えばコスト・アップ等の問
題は全くないといえる。
第１図（−）〜（ｄ）は、この発明の一実施例に係わる
半導体装置の製造工程を説明する断面図である。 １ノ・・・半導体基板、１１’・・・ウェル拡散層、１
２゜１２’・・・Ｎ−Ｐチャネルトランジスタのソース
拡散層ｄ、Ｊ ｓ 、 １ｓ’・・・Ｎ−Ｐチャネルト
ランジスタのドレイン拡散層、１４．１４’・・・Ｎ−
Ｐチャネルトランジスタのダート、１５．１５’・・・
Ｎ−Ｐチャネルトランジスタのｒ−ト電極、１６・・・
フィールド酸化膜、２２．２２’・・・Ｎ−Ｐチャネル
トランジスタのンースコンタクト、 ２３ 、２３’・
・・Ｎ−Ｐチャネルトランジスタのドレインコンタクト
、２５゜２５′・・・Ｎ−Ｐチャネルトランジスタのダ
ートコンタクト、２６・・・Ｔｌ膜、２７・・・ＴｉＮ
膜、２８・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 音電１ 口（ａ
） 第１図（ｂ）
半導体装置の製造工程を説明する断面図である。 １ノ・・・半導体基板、１１’・・・ウェル拡散層、１
２゜１２’・・・Ｎ−Ｐチャネルトランジスタのソース
拡散層ｄ、Ｊ ｓ 、 １ｓ’・・・Ｎ−Ｐチャネルト
ランジスタのドレイン拡散層、１４．１４’・・・Ｎ−
Ｐチャネルトランジスタのダート、１５．１５’・・・
Ｎ−Ｐチャネルトランジスタのｒ−ト電極、１６・・・
フィールド酸化膜、２２．２２’・・・Ｎ−Ｐチャネル
トランジスタのンースコンタクト、 ２３ 、２３’・
・・Ｎ−Ｐチャネルトランジスタのドレインコンタクト
、２５゜２５′・・・Ｎ−Ｐチャネルトランジスタのダ
ートコンタクト、２６・・・Ｔｌ膜、２７・・・ＴｉＮ
膜、２８・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 音電１ 口（ａ
） 第１図（ｂ）
Claims (3)
- （１）窒化チタン（ＴｉＮ）とチタン（Ｔｉ）の積層膜
をバリヤメタルとして用いるＣＭＯＳ型の半導体装置の
製造方法に於いて、半導体基板に形成された素子の接続
孔を、前記半導体基板表面に形成する工程と、少くとも
前記半導体基板の表面に前記Ｔｉ及びＴｉＮの積層膜を
形成する工程と、前記半導体基板表面からイオン注入法
によりＰ型不純物を注入する工程と、前記半導体基板を
比較的低温の不活性ガス雰囲気中で熱処理をする工程と
、前記半導体基板表面に、配線用金属を堆積し、該配線
用金属をパターン化する工程とを具備したことを特徴と
するＣＭＯＳ型の半導体装置の製造方法。 - （２）前記注入するＰ型不純物の濃度が、前記イオン注
入する前のＮ型不純物層の表面濃度より低く、かつ前記
イオン注入する前のＰ型不純物層の表面濃度より高いこ
とを特徴とする特許請求の範囲第１項記載のＣＭＯＳ型
の半導体装置の製造方法。 - （３）前記比較的低温の不活性ガス雰囲気中での熱処理
を、６００℃程度の窒素雰囲気中で行うことを特徴とす
る特許請求の範囲第１項記載のＣＭＯＳ型の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048089A JPS63213959A (ja) | 1987-03-03 | 1987-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048089A JPS63213959A (ja) | 1987-03-03 | 1987-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63213959A true JPS63213959A (ja) | 1988-09-06 |
Family
ID=12793591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048089A Pending JPS63213959A (ja) | 1987-03-03 | 1987-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63213959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166731A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| FR2664096A1 (fr) * | 1990-06-29 | 1992-01-03 | Samsung Electronics Co Ltd | Procede de metallisation pour dispositif a semi-conducteur utilisant du nitrure de titane amorphe. |
-
1987
- 1987-03-03 JP JP62048089A patent/JPS63213959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166731A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| FR2664096A1 (fr) * | 1990-06-29 | 1992-01-03 | Samsung Electronics Co Ltd | Procede de metallisation pour dispositif a semi-conducteur utilisant du nitrure de titane amorphe. |
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