JPS63208219A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業の利用分野） 本発明は半導体装置の製造方法に関するもので、特に半
導体基板にトレンチを形成する時に使用されるものであ
る。

（従来の技術） 半導体装置は従来、その構成素子であるトランジスタや
容量、抵抗といったものが、半導体基板基板平面上に平
面的に配置するように設計されてきた。しかし素子の集
積度が上昇するにつれ、素子の面積を小さくし、素子と
素子の分離幅も小さくしなければならず、従来の技術を
発展させるのに様々な困難が生じている。そこで、半導
体基板表面に作られた素子の上にさらに別の素子をつみ
あげたり、半導体基板にトレンチと呼ばれる溝を掘って
基板表面積を実質的にふやし、またトレンチ側面に沿っ
て素子を縦形に配置したりする試みがなされている。ト
レンチ技術を使った例として、たとえば１トランジスタ
、１キヤパシタのダイナミックＲＡＭ　（ＤＲＡＭ）で
は、記憶素子のキャパシタの容量が大きい程、ＤＲＡＭ
の性能は上昇するが、微細化にともなって従来、基板表
面上にキャパシタを作っていたのをトレンチ技術で穴を
掘ることによって、トレンチ側面部の容量をまるまる増
やそうという技術が実用化されている。

また、素子と素子の分離は、従来は厚い絶縁膜をもった
寄生トランジスタによって分離していたが、厚い絶縁膜
は熱酸化膜や堆積膜を使うため、マスク材からの寸法変
換差やステップカバリッジが大きく、特にサブミクロン
領域まで技術を拡張することが困難である。そこでトレ
ンチ技術により溝を掘ることによって、寄生トランジス
タの実質的なチャネル基を長く、酸化膜厚を厚くするこ
とによって効果的な素子分離が可能であることが報告さ
れている。（トレンチを掘る時はＲＩＥ　（リアクティ
ブ・イオン・エツチング）技術を使えば、マスク材から
の寸法変換差は小さい） 半導体装置の製造をトレンチ技術を組み入れて設計する
とき、様々の深さをもったトレンチを半導体基板表面に
形成する必要性が出てくる。たとえばＤＲＡＭの記憶素
子のキャパシタをトレンチ構造にし、また素子分離もト
レンチ構造にする場合である。隣り合った記憶素子のト
レンチキャパシタ間のリークをおさえることが設計上重
要なことであるが、効果的にリークをおさえるにはトレ
ンチキャパシタの深さより深いトレンチを素子分離とし
てトレンチキャパシタ間に形成すればよい。

トレンチキャパシタ間のリークは基板表面だけでなく深
い所でも起こるから、深いトレンチ分離が必要である。

またＤＲＡＭでは記憶素子に電荷として蓄えられた情報
を読み出すのに、そのリファレンスとしてしばしば記憶
素子のキャパシタの１／２の容量をもったダミーキャパ
シタが使われる。

キャパシタをトレンチで作るとき、ダミーキャパシタも
トレンチの方がプロセスによる容量比のゆらぎ小さい。

さらにＤＲＡＭに限らず、クロック信号発生回路では様
々の容量のキャパシタが使われている。

（発明が解決しようとする問題点） 以上のように様々な深さをもったトレンチを半導体基板
表面に形成する方法は、従来では１回のＲＩＥで同じ深
さをトレンチしか形成できなかった。第２図は従来の方
法によるトレンチ製造工程である。即ち半導体基板１に
マスク材２を堆積（７、フォトリソグラフィ技術を使っ
てパターニングし、トレンチを掘る領域３をＲＩＥ技術
によってエツチングする（第２図ａ）。さらに、ＲＩＥ
技術によって基板１にトレンチ４を堀り、マズク材２を
エツチングして除去する（第２図ｂ）。

て− このように従来は１回のＲＩＥ〆同じ深さをもつトレン
チしか形成できなかったが本発明は１回のＲＩＥで様々
な深さをもっトレンチを半導体基板に同時に形成する技
術を提案するものである。これにより、製造時間の短縮
やウェハーハンドリング回数の減少によるごみの減少に
効果があり、またトレンチ分離とトレンチキャパシタを
自己整合的に形成できるものである。

（問題点を解決するための手段と作用）本発明は、半導
体基板上に緩衝材を選択的に形成する工程と、前記半導
体基板表面上と前記緩Ｈ４ｊ材表面上にエツチングのマ
スク材を形成する工程と、前記半導体基板表面から半導
体基板内部へのトレンチ及び前記緩衝材を貫通して前記
半導体基板内部へ到達するトレンチを同時に形成する工
程とを具備したことを特徴とする。即ち本発明はエツチ
ング前に、あらかじめ半導体基板に対するエツチングの
選択比の既知な緩衝材をトレンチ形成領域上に選択的に
堆積しておく。エツチングの後、緩衝材を剥離する。こ
れにより、半導体基板上に様々にな深さをもつトレンチ
を１回のエツチングで形成できる。緩衝材をのせた領域
のトレンチは緩衝材の選択比と膜厚で深さをコントロー
ルすることができる。

（実施例） 本発明の実施例を第１図に示す。即ち半導体基板１に緩
衝材５を堆積し、浅いトレンチを掘りたい領域をカバー
するようにフォトリソグラタフすなわち本発明出は緩衝
材を基板表面に堆積させることによって、トレンチの深
さを変えることができる。トレンチの深さは半導体基板
に対する緩衝材の選択比と緩衝材の膜厚の２方向から調
節することができる。緩衝材にはレジストのような有機
物、熱酸化膜、ＣＶＤ膜（Ｓ　ｉ　０２　、ＰＳＧ。

ＢＰＳＧ）、多結晶シリコン、金属（Ｍｏ、Ｗ。

Ｔｉ、Ａり、シリサイド膜（ＭｏＳｉ。

ＴｉＳｉ、ＷＳｉ）などが適用できる。

今、緩衝材５の半導体基板１に対するＲＩＨの選択比を
Ｓとし、膜厚をｔとする。トレンチのＲＩＥ中、トレン
チが緩衝材５をつき抜け、半導体基板１の表面に到達し
た時、緩衝材のない領域のトレンチは既にｔ／ｓの深さ
まで掘れている。即ちｔ／ｓが異なるトレンチの深さの
差である。加工精度上、緩衝材の膜厚は１μｍ以下にす
るのが現実的である。また記憶容量にトレンチキャパシ
タを使ったＤＲＡＭの場合、ＩＭｂｉｔ級では１〜２μ
ｍ、４Ｍｂｉｔ級では３μｍ程度の深さで開発されてい
る。１／２の容量をもったダミーキャパシタをトレンチ
で作った場合、ＩＭｂｉｔ級で０゜５μｍ　〜１　ｔｔ
ｍ、４Ｍｂ　ｉ　を級で１．５μｍ程度の深さがあれば
よい。すなわち、記憶容量とダミーキャパシターの深さ
の差は少なくとも０．５μｍ以上あればよい。故に、本
発明では、緩衝材の膜厚ｔと半導体基板に対するＲＩＥ
の選択比Ｓに対して、次の様に規格化する： ０．５μ 以上は、半導体基板上に１回のＲＩＥで深さが２種類の
トレンチを形成する実施例を示したが、例えば第１の緩
衝材５の上に第２．第３の緩衝材を堆積、パタニングす
ることによって様々の深さをもったトレンチを１回のＲ
ＩＥで形成することができる。また本発明では、エツチ
ングはＲＩＥのみでなく、ウェット法でエツチングして
もよい等、種々の応用が可能である。

［発明の効果］ 従来、深さの様々なトレンチを同一半導体基板上に形成
するとき、１回のＲＩＥで同じ深さをもつトレンチしか
形成できなかったが、本発明では１回のＲＩＥで様々な
深さのトレンチを形成できるため、製造時間が短縮され
、ウェーハンドリングの回数が減少しごみが減少するこ
とである。

またトレンチ素子分離、トレンチキャパシタを使ったＤ
ＲＡＭにおいて、トレンチキャパシタとトレンチ素子分
離を自己整合で形成することができるから、マスク合せ
ずれで、トレンチキャパシタがトレンチ素子分離領域に
近づき、素子分離特性を低下させることはない。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造工程の一実施例を示
す断面図、第２図は従来の半導体装置の製造工程を示す
断面図である。 １・・・半導体基板、２・・・マスク材、５・・・緩衝
材、４．６．７・・・トレンチ。 出願人代理人　弁理士　鈴江武彦 第１　図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に緩衝材を選択的に形成する工程と
   、前記半導体基板表面上と前記緩衝材表面上にエッチン
   グのマスク材を形成する工程と、前記半導体基板表面か
   ら半導体基板内部へのトレンチ及び前記緩衝材を貫通し
   て前記半導体基板内部へ到達するトレンチを同時に形成
   する工程とを具備したことを特徴とする半導体装置の製
   造方法。
2. （２）前記緩衝材の膜厚が１μｍ以下であり、かつ前記
   半導体基板に対する選択比が２以下であることを特徴と
   する特許請求の範囲第１項記載の半導体装置の製造方法
   。