KR960016836B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
요약없음
Description
제1A도 내지 제1E도는 종레의 스택-트랜치형 커패시터를 구비한 반도체 장치의 제조방법을 나타낸 공정순서도.
제2도는 본 발명에 의한 반도체 장치를 나타낸 단면도.
제3A도 내지 제3E도는 본 발명에 의한 반도체 장치의 제조방법을 나타낸 공정순서도.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 인접한 트렌치간의 누설전류를 억제할 수 있는 반도체 장치의 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리장치의 응용분야가 확대되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있으며, 특히 1개의 메모리셀을 1개의 트랜지스터와 1개의 커패시터로 구성한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 기술의 발전으로 고집적화, 고밀도와, 고기능화가 이루어져 왔다.
상기 메모리장치의 고집적, 고밀도화에 의해 설계치법(Design Dimension Rule)의 축소로 셀 영역이 감소됨에 따라 충분한 커패시턴스의 확보가 큰 문제로 대두되었다. 이와 같은 미세한 셀 영역에 큰 용량의 커패시터를 형성하기 위해서는 커패시터의 절연막의 박막화 및 커패시터의 실효면적을 증대시키는 구조로의 개량이 불가피하다.
상기와 같이 커패시터의 실효면적을 증대시키는 종래의 방법으로 트랜치형 커패시터의 셀의 3차원적인 구조가 널리 공지되어 있는 바, 상기 종래의 트랜치 커패시터의 제조공정은 실리콘기판을 이방성식각하여 그 측벽의 실효면적을 커패시터 영역으로 활용하는 것으로서, 좁은 영역에서 상대적으로 충분한 커패시턴스를 확보할 수가 있다.
제1A도 내지 제1E도에 종래 트랜치 구조를 이용한 스택-트랜스 병합형 커패시터 셀 구조를 나타내었다.
제1A도는 반도체 기판(1)상에 트랜지스터의 형성공정을 도시한 것으로, 먼저 반도체 기판(1)상에 선택산화법에 의한 필드산화막(2)을 성장시켜 액티브영역을 정의한다. 이 액티브영역상에 게이트산화막을 개재시켜 트랜지스터의 게이트전극(3)이 되는 불순물이 도우핑된 제1다결정실리콘층을 형성하고 동시에 상기 필드산화막(2)상의 소정부분에 인접하는 메모리셀의 게이트전극과 연결되는 제1도전층(4), 예컨대 불순물이 도우핑된 제1다결정실리콘층을 형성한다. 그리고 상기 게이트전극(3) 양측의 반도체 기판 표면에 이온주입을 통해 소오스영역(5) 및 드레인영역(6)을 형성하고, 전 표면상에 500~3000Å 정도의 제1절연층(7), 예컨대 CVD 산화막을 침적한다.
제1B도는 개구부(8)이 형성공정을 도시한 것으로, 상기 제1절연층(7) 위에 마스크패턴을 적용한 통상적인 사진식각법에 의해 상기 소오스영역(5)을 노출시키는 개구부(8)을 형성한다.
제1C도는 트렌치(9)의 형성공정을 도시한 것으로, 상기 개구부를 통하여 반도체 기판을 에칭함으로써 트렌치(9)을 형성한다.
제1D도는 커패시터의 제1전극으로 사용되는 제2도전층(10)의 형성공정을 도시한 것으로, 상기 제1절연층(7)상에 커패시터의 제1전극으로 사용되는 500~3000Å 정도의 제2도전층(10), 예컨대 불순물이 도우핑된 제2다결정실리콘을 침적하고 전극패턴을 형성한다. 제1E도는 유전체막(11), 커패시터의 제2전극으로 사용되는 제3도전층(12) 및 제2절연층(13)의 형성공정을 도시한 것으로, 상기 제2도전층(10)위에 유전체막(11)을 형성하고 커패시터의 2전극으로 사용되는 제3도전층(13) 및 제2절연층(12)로 형성된다.
상기한 스택-트렌치 병합형 커패시터를 구비한 반도체 메모리장치의 제조방법에 있어서는, 상기 소오스영역(5)에 주입된 불순물이 트렌치 형성후의 후속공정인 도전층 형성을 위한 열공정을 거두면서 트렌치 주위로 확산되어 불순물층(5')을 이루고(제1D도 참조), 이 불순물층에 의해 트렌치와 트렌치 사이에 펀치쓰루(Punchthrough)에 의한 파괴현상이 생겨 누설전류가 흐르게 되는 문제가 있다.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 인접한 트렌치간의 누설전류를 방지할 수 있는 트렌치형 커패시터를 갖춘 반도체 장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 반도체 기판 상에 제1산화막을 형성한 후 패터닝하여 후 패터닝된 제1산화막을 형성하는 공정; 상기 패터닝된 제1산화막을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 공정; 상기 트렌치가 형성된 결과물 전면에 산화방지막 및 제2산화막을 형성하는 공정; 상기 제2산화막을 활성영역 패턴으로 패터닝하는 공정; 상기 패터닝된 제2산화막을 마스크로 상기 산화방지막을 식각하여 트렌치의 일측벽을 노출하는 산화방지막 패턴을 형성하는 공정; 상기 패터닝된 제2산화막을 제거하는 공정; 및 상기 결과물을 산화시켜 상기 반도체 기판의 필드영역상에 필드산화막을 형성함과 동시에 트렌치의 일측벽에 트랜지스터의 누설전류를 방지할 수 있는 제3산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
또한 상기 산화방지막으로는 질화막을 사용하는 것이 바람직하다.
본 발명의 바람직한 태양에 의하면, 상기 산화방지막을 형성하는 공정 전에 패드산화막을 형성하는 공정을 행할 수 있다.
상기 산화 공정은 로(furnace)내에서 행하는 것이 바람직하며, 상기 산화공정에 의해 트렌치 측벽에 형성되는 산화막의 두께는 1000~5000Å으로 하는 것이 바람직하다.
상기 활성영역 패턴 형성은 다층감광막(Multi layer resist)법에 의해 형성하는 것이 바람직하다.
본 발명의 바람직한 태양에 의하면. 상기 산화공정후에 상기 산화방지막 패턴을 제거한 가음 제1도전층, 유전체막 및 제2도전층을 차례로 증착하여 커패시터를 형성할 수 있는 바, 상기 제1도전층은 불순물이 도핑된 다결정실리콘, HSG(Hemispherical grain) 다결정실리콘 또는 텅스텐으로 형성함이 바람직하고, 상기 유전체막은 ONO(oxide/nitride/oxide) 또는 Ta2O5로 형성함이 바람직하며, 상기 제2도전층은 불순물이 도핑된 다결정실리콘으로 형성함이 바람직하다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 트렌치형 커패시터를 갖춘 반도체 장치를 나타내었는 바, 서로 인접한 트렌치(24)측의 내면상에 절연막(28)이 형성된 구조로 되어 있다. 이에 따라 상기 절연막(28)에 의해 인접한 트렌치 사이에 누설전류가 흐르는 것을 확실하게 방지할 수 있게 된다.
제3A도 내지 제3E도에 본 발명에 의한 트렌치형 커패시터 형성방법을 공정순서에 따라 단면도로 나타내었다.
제3A도를 참조하면, 반도체 기판(21)상에 제1산화막(23)을 1000~10000Å 두께로 형성한 다음 통상의 사진식각공정을 통해 트렌치 패턴으로 상기 제1산화막(23)을 패터닝한 후, 패터닝된 제1산화막(23)을 마스크로 하여 반도체 기판(21)의 소정부분에 트렌치(24)를 형성한다.
이어서 제3B도를 참조하면, 트렌치(24)가 형성된 상기 반도체 기판(21) 전면에 산화방지막으로서, 예컨대 질화막(25)을 형성한다. 이때, 질화막에(25)에 의해 반도체 기판에 스트레스(Stress)가 가해짐을 방지하기 위해 질화막(25) 형성 전에 패드산화막을 형성해도 된다.
이어서, 질화막(25)상에 제2산화막(26)을 형성한 후 그 위에 감광막을 도포하고 활성영역 마스크를 이용한 사진식각공정을 통하여 상기 감광막(27)을 패터닝한다. 이때. 트렌치의 깊이가 깊은 관계로 트렌치 내부에 도포된 감광막이 감광되지 않을 경우를 대비하여 통상의 MLR(Multi-layer resist)법을 이용하여 패터닝해도 된다.
다음에, 제3C도를 참조하면, 패터닝된 상기 감광막(27)을 마스크로 하여 상기 제2산화막(26)을 등방성식각에 의해 패터닝한 다음 감광막(27)을 제거하고 나서 남아 있는 패터닝된 제2산화막(26)을 마스크로 상기 질화막을 식각하여 트렌치의 일측벽을 노출시키는 질화막 패턴(25)을 형성한다.
이어서 제3D도를 참조하면, 상기 결과물을 로(furnace)내에서 산화시켜 필드영역상에 필드산화막(29)을 형성함과 동시에, 노출된 트렌치의 일측벽에 100~5000Å 두께의 제3산화막(28)을 형성한다. 이어서, 상기 질화막 패턴(25)을 제거한다.
다음에 제3E도를 참조하면, 상기 결과물 전면에 커패스터의 스토리지전극을 형성하기 위한 제1도전층으로서, 예컨대 불순물이 도핑된 다결정실리콘, HSG(Hemispherical grain) 다결정실리콘 또는 텅스텐을 증착한 후 스토리지전극 패턴으로 패터닝하여 스토리전극(30)을 형성한다. 이어서 상기 스토리지전극(30) 표면에 유전물질 예컨대, ONO 또는 Ta2O5을 증착하여 유전체막(31)을 형성한 다음, 상기 결과물전면에 커패시터의 플레이트전극을 형성하기 위한 제2도전층(32)으로서, 예컨대 불순물이 도핑된 다결정실리콘을 증착한다.
이와 같이 형성된 커패시터는 인접한 트렌치와 트렌치 사이의 측벽을 산화막에 의해 블로킹(Blocking)해줌으로써 트렌치와 트렌치간의 편치쓰루(Punchthrough)에 의한 누설전류를 억제할 수 있다.
이상, 상술한 바와 같이 본 발명에 의하면, 트렌치형 커패시터를 구비한 반도체 장치에 있어서 인접한 트렌치간의 누설전류를 억제할 수 있음에 따라 보다 신뢰성 높은 반도체 디바이스의 제조가 가능하게 된다.
Claims (10)
- 반도체 기판 상에 제1산화막을 형성한 후 패터닝하여 패터닝된 제1산화막을 형성하는 공정; 상기 패터닝된 제1산화막을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 공정; 상기 트렌치가 형성된 결과물 전면에 산화방지막 및 제2산화막을 형성하는 공정; 상기 제2산화막을 활성영역 패턴으로 패터닝하는 공정; 상기 패터닝된 제2산화막을 마스크로 상기 산화방지막을 식각하여 트렌치의 일측벽을 노출하는 산화방지막 패턴을 형성하는 공정; 상기 패터닝된 제2산화막을 제저하는 공정; 및 상기 결과물을 산화시켜 상기 반도체 기판의 필드영역상에 필드산화막을 형성함과 동시에 트렌치의 일측벽에 트랜지스터의 누설전류를 방지할 수 있는 제3산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 산화방지막은 질화막임을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 산화방지막을 형성하는 공정전에 패드산화막을 형성하는 공정이 더 포함됨을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 산화공정은 로(furnace)내에서 행함을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 산화공정에 의해 트렌치 측벽에 형성되는 산화막의 두께는 100~5000Å임을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 활성영역 패턴 형성은 다층감광막법에 의해 행함을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 산화공정후에 상기 산화방지막 패턴을 제거한 다음 제1도전층, 유전체막 및 제2도전층을 차례로 증착하여 커패시터를 형성하는 공정이 더 포함됨을 특징으로 하는 반도체 장치의 제조방법.
- 제7항에 있어서, 상기 제1도전층은 불순물이 도핑된 다결정실리콘, HSG 다결정실리콘 또는 텅스텐으로 형성함을 특징으로 하는 반도체 장치의 제조방법.
- 제7항에 있어서, 상기 유전체막은 Ta2O5로 형성함을 특징으로 하는 반도체 장치의 제조방법.
- 제7항에 있어서, 상기 제2도전층은 불순물이 도핑된 다결정실리콘으로 형성함을 특징으로 하는 반도체 장치의 제조방법.
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