JPS63201848A - メモリのアドレスカウンタ制御方式 - Google Patents
メモリのアドレスカウンタ制御方式Info
- Publication number
- JPS63201848A JPS63201848A JP3532287A JP3532287A JPS63201848A JP S63201848 A JPS63201848 A JP S63201848A JP 3532287 A JP3532287 A JP 3532287A JP 3532287 A JP3532287 A JP 3532287A JP S63201848 A JPS63201848 A JP S63201848A
- Authority
- JP
- Japan
- Prior art keywords
- address counter
- memory
- control bit
- address
- counter control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリ上のあるアドレス領域を繰り返し走査して使用す
るためのメモリのアドレスカウンタ制御方式において、
メモリ上のデータの１部のビットを制御ビットとして使
用してメモリのアドレスカウンタのリセット制御を行う
ことにより、メモリ上の制御ビットを変更するだけでア
ドレスカウンタがアクセスするメモリのアドレス領域の
大きさを変更できるようにする。
るためのメモリのアドレスカウンタ制御方式において、
メモリ上のデータの１部のビットを制御ビットとして使
用してメモリのアドレスカウンタのリセット制御を行う
ことにより、メモリ上の制御ビットを変更するだけでア
ドレスカウンタがアクセスするメモリのアドレス領域の
大きさを変更できるようにする。
本発明は、メモリのアドレスカウンタ制御方式。
特にメモリ上のあるアドレス領域を繰り返し走査して使
用するためのメモリのアドレスカウンタ制御方式に関す
る。
用するためのメモリのアドレスカウンタ制御方式に関す
る。
電子計算機等において、同一の処理を繰り返し行う等の
ために、メモリ上のあるアドレス領域を繰り返し走査し
て使用することが行われている。
ために、メモリ上のあるアドレス領域を繰り返し走査し
て使用することが行われている。
その際、繰り返しの回数を制御するためにアドレスカウ
ンタが用いられる。
ンタが用いられる。
第４図は従来のメモリのアドレスカウンタ制御方式を示
す図、第５図は第４図の回路の動作を表すタイムチャー
トである。
す図、第５図は第４図の回路の動作を表すタイムチャー
トである。
第４図において、１１はアドレスカウンタ、１２はメモ
リ、１３はＡＮＤ回路、１４はＤフリップフロップ、１
５はバッファである。
リ、１３はＡＮＤ回路、１４はＤフリップフロップ、１
５はバッファである。
アドレスカウンタ１１は、繰り返しの回数を制御するた
めのものである。
めのものである。
メモリ１２は、データを格納する。
ＡＮＤ回路１３は、繰り返しの回数が規定の回数に達し
たかどうかを検出するためのものである。
たかどうかを検出するためのものである。
Ｄフリップフロップ１４は、規定繰り返し回数に達した
後アドレスカウンタ１１ヘリセット信号を送出するため
のものである。
後アドレスカウンタ１１ヘリセット信号を送出するため
のものである。
バッファ１５は、メモリ１２から出力されるデータの出
力タイミングを制御卸するためのものである。
力タイミングを制御卸するためのものである。
以下、従来のメモリのアドレスカウンタ制御方式を説明
する。
する。
アドレスカウンタ１１は、クロック入力の立ち下がりで
カウントアツプする。アドレスカウンタ１１の値が１例
えば、 （１５０）、。即ち（１００１０１１０）ｚ
を示すとＡＮＤ回路１３が動作してＡ点が“１”となり
９次のクロックの立ち下がりでＤフリップフロップ１４
からリセット信号が送出され、Ｂ点が“１”となり、ア
ドレスカウンタ１１はリセットされる。
カウントアツプする。アドレスカウンタ１１の値が１例
えば、 （１５０）、。即ち（１００１０１１０）ｚ
を示すとＡＮＤ回路１３が動作してＡ点が“１”となり
９次のクロックの立ち下がりでＤフリップフロップ１４
からリセット信号が送出され、Ｂ点が“１”となり、ア
ドレスカウンタ１１はリセットされる。
以上のようにして、アドレスカウンタ１１は。
（０）１゜〜（１５０）、。の値を繰り返す。
従来のメモリのアドレスカウンタ制御方式では。
アドレスカウンタのリセットをハードウェア（ＡＮＤ回
路１３）で行っているため、アドレスカウンタの周期を
変更する場合に、アドレスカウンタをリセットするハー
ドウェアを変更する必要があるという問題があった。
路１３）で行っているため、アドレスカウンタの周期を
変更する場合に、アドレスカウンタをリセットするハー
ドウェアを変更する必要があるという問題があった。
本発明は、メモリ上のあるアドレス領域を繰り返し走査
して使用するためのメモリのアドレスカウンタ制御方式
において、メモリ上のデータの１部のビットを制御ビッ
トとして使用してメモリのアドレスカウンタの制御を行
うことにより、メモリ上の制御ビットを変更するだけで
アドレスカウンタがアクセスするメモリのアドレス領域
の大きさを変更できるようにするものである。
して使用するためのメモリのアドレスカウンタ制御方式
において、メモリ上のデータの１部のビットを制御ビッ
トとして使用してメモリのアドレスカウンタの制御を行
うことにより、メモリ上の制御ビットを変更するだけで
アドレスカウンタがアクセスするメモリのアドレス領域
の大きさを変更できるようにするものである。
第１図は２本発明の基本構成を示す図である。
第１図において、１はアドレスカウンタ、２はメモリ、
３はアドレスカウンタ制御ビットである。
３はアドレスカウンタ制御ビットである。
アドレスカウンタ１は、繰り返しの回数を制御するため
のものである。
のものである。
メモリ２は、データを格納する。
アドレスカウンタ制御ビット３は、メモリ２に格納され
たデータ中に本来のデータとしては用いられないビット
として設けられ、繰り返しの回数を制御するためのもの
である。
たデータ中に本来のデータとしては用いられないビット
として設けられ、繰り返しの回数を制御するためのもの
である。
アドレスカウンタ制御ビット３は、規定の繰り返しの回
数に相当する位置には“１”が書き込まれており、その
他の位置には“０”が書き込まれている。アドレスカウ
ンタ１は、クロックの立ち下がりでカウントアンプする
。
数に相当する位置には“１”が書き込まれており、その
他の位置には“０”が書き込まれている。アドレスカウ
ンタ１は、クロックの立ち下がりでカウントアンプする
。
処理が繰り返し行われ、規定の回数に達するまではアド
レスカウンタ制御ビット３の“０”が読み込まれるから
、処理は続行される。
レスカウンタ制御ビット３の“０”が読み込まれるから
、処理は続行される。
処理が繰り返しの規定回数に達すると、アドレスカウン
タ制御ビット３の“１”が読み込まれ。
タ制御ビット３の“１”が読み込まれ。
アドレスカウンタ１がリセットされる。
以上の動作を繰り返す。
アドレスカウンタ１の繰り返し値を変更するには、アド
レスカウンタ制御ビット３の所定の位置に“１”を書き
込み、他の位置に“０”を書き込めばよい。
レスカウンタ制御ビット３の所定の位置に“１”を書き
込み、他の位置に“０”を書き込めばよい。
〔実施例〕
第２図は本発明の１実施例構成を示す図、第３図は第２
図の回路の動作を表すタイムチャートを示す図である。
図の回路の動作を表すタイムチャートを示す図である。
第２図において、４はアドレスカウンタ、５はメモリ、
６はバッファである。
６はバッファである。
アドレスカウンタ４は、繰り返しの回数を制御するため
のものである。
のものである。
メモリ５は、データを格納する。
バッファ６は、メモリ５から出力されるデータの出力タ
イミングを制御するためのものである。
イミングを制御するためのものである。
第２図の例では、アドレスカウンタ制御ビットとして、
メモリ５のデータのうち０８のデータが使用されている
。０８のデータのうち、（０）、。
メモリ５のデータのうち０８のデータが使用されている
。０８のデータのうち、（０）、。
〜（１４９）、ｏ番目のデータを“０゛にしておき。
（１５０）、。番目のデータを“１”にする。
アドレスカウンタ４は、クロック入力の立ち下がりでカ
ウントアンプする。アドレスカウンタ４の値が（１・５
０）、、を示すとＡ点が“１″となり。
ウントアンプする。アドレスカウンタ４の値が（１・５
０）、、を示すとＡ点が“１″となり。
次のクロック入力の立ち下がりでＢ点が“１”となり、
アドレスカウンタ４はリセットされる。
アドレスカウンタ４はリセットされる。
以上の動作を繰り返すことにより、第３図のタイムチャ
ートに示すように、アドレスカウンタ４の値は、（０）
、、〜（１５０）、、の値を繰り返す。
ートに示すように、アドレスカウンタ４の値は、（０）
、、〜（１５０）、、の値を繰り返す。
アドレスカウンタ４の繰り返し値を変更する場合には、
メモリ５の０８のデータを所望の繰り返し値の位置は“
１”に、その他の位置は“０″に書き換えることにより
変更する。
メモリ５の０８のデータを所望の繰り返し値の位置は“
１”に、その他の位置は“０″に書き換えることにより
変更する。
本発明では、アドレスカウンタの制御をハードウェアを
使用せずに、メモリのデータの１部を使用して行ってい
るので、アドレスカウンタの制御の変更を簡単に行うこ
とができる。
使用せずに、メモリのデータの１部を使用して行ってい
るので、アドレスカウンタの制御の変更を簡単に行うこ
とができる。
第１図は本発明の基本構成図、第２図は本発明の１実施
例構成を示す図、第３図は第２図の回路の動作を表すタ
イムチャートを示す図、第４図は従来例を示す図、第５
図は第４図の回路の動作を表すタイムチャートを示す図
である。 第１図において。 １ニアドレスカウンタ ２：メモリ
例構成を示す図、第３図は第２図の回路の動作を表すタ
イムチャートを示す図、第４図は従来例を示す図、第５
図は第４図の回路の動作を表すタイムチャートを示す図
である。 第１図において。 １ニアドレスカウンタ ２：メモリ
Claims (1)
- 【特許請求の範囲】 メモリ（２）上のあるアドレス領域を繰り返し走査して
使用するためのアドレスカウンタ（１）を制御する方式
において、 メモリ（２）上の上記ある領域の各データの１部のビッ
トをアドレスカウンタ制御ビット（３）として使用し、
上記あるアドレス領域の終端にあるデータのアドレスカ
ウンタ制御ビット（３）のみをオンに設定しておき、読
み出したデータのアドレスカウンタ制御ビット（３）を
監視して、アドレスカウンタ制御ビット（３）がオンし
たときアドレスカウンタ（１）のリセット制御を行うこ
とを特徴とするメモリのアドレスカウンタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3532287A JPS63201848A (ja) | 1987-02-18 | 1987-02-18 | メモリのアドレスカウンタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3532287A JPS63201848A (ja) | 1987-02-18 | 1987-02-18 | メモリのアドレスカウンタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201848A true JPS63201848A (ja) | 1988-08-19 |
Family
ID=12438577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3532287A Pending JPS63201848A (ja) | 1987-02-18 | 1987-02-18 | メモリのアドレスカウンタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201848A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746370A (en) * | 1980-09-05 | 1982-03-16 | Hitachi Ltd | Control system of address counter |
-
1987
- 1987-02-18 JP JP3532287A patent/JPS63201848A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746370A (en) * | 1980-09-05 | 1982-03-16 | Hitachi Ltd | Control system of address counter |
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