JPS6318661A - 化合物半導体の製造方法および半導体回路 - Google Patents
化合物半導体の製造方法および半導体回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通の基板上でのｍ−ｖ族またはｌ−■族の
元素の化合物半導体素子、およびシリコンの半導体素子
の製造方法に関する。
元素の化合物半導体素子、およびシリコンの半導体素子
の製造方法に関する。
〔従来の技術および解決しようとする問題点〕共通の基
板上におけろ化合物半導体（１−Ｖ族またはり一■族〕
素子およびシリコン素子のモノリシック集積化は、大規
模集積（ＶＬＳＩ）回路の性能において非常に実質的な
改善をもたらす可能性を有する。特に、共通の基板（Ｍ
ＧＳ ）上のガリウム・ヒ素化合物半導体素子およびシ
リコン素子は、シリコン回路の性能をガリウム・ヒ素化
合物および（または）アルミニウムーガリウムーヒ素化
合物のオプトエレクトロニック（光電子的）構成素子、
および高速のガリウム・ヒ素化合物および（または）ア
ルミニウムーガリウム・ヒ素化合物回路と組合せろこと
によりＶＬＳＩ回路を強化する。
板上におけろ化合物半導体（１−Ｖ族またはり一■族〕
素子およびシリコン素子のモノリシック集積化は、大規
模集積（ＶＬＳＩ）回路の性能において非常に実質的な
改善をもたらす可能性を有する。特に、共通の基板（Ｍ
ＧＳ ）上のガリウム・ヒ素化合物半導体素子およびシ
リコン素子は、シリコン回路の性能をガリウム・ヒ素化
合物および（または）アルミニウムーガリウムーヒ素化
合物のオプトエレクトロニック（光電子的）構成素子、
および高速のガリウム・ヒ素化合物および（または）ア
ルミニウムーガリウム・ヒ素化合物回路と組合せろこと
によりＶＬＳＩ回路を強化する。
例えば、シリコンＶＬＳＩシステムの処理能力は、高速
のガリウム・ヒ素化合物の入力および（または）出力回
路、信号処理装置および（または）キャッシュ記憶素子
を集積化することにより著しく増大することができる。
のガリウム・ヒ素化合物の入力および（または）出力回
路、信号処理装置および（または）キャッシュ記憶素子
を集積化することにより著しく増大することができる。
別の事例とし℃、ガリウム・ヒ素化合物／アルミニウム
・ガリウムーヒ素化合物のオプトエレクトロニック−イ
ンターフｚ−ス装置ｉｌｌ’！、シリコンＶＬＳＩサブ
システム間のり−ド結線を置換する高いデータ速度の光
リンクを提供することができる。
・ガリウムーヒ素化合物のオプトエレクトロニック−イ
ンターフｚ−ス装置ｉｌｌ’！、シリコンＶＬＳＩサブ
システム間のり−ド結線を置換する高いデータ速度の光
リンクを提供することができる。
ガリクム串ヒ素化合物とシリコンとの間には４％の格子
不整合が存在するが、分子線エピタキシ（ＭＢＥ）法お
よび金属有機物化学蒸着法の両方により、シリコン基板
上に％子と高品質のガリウム・ヒ素化合物層を成長させ
てきた。しかし、真のＭＧＳ集積化のためには、同じウ
エーノ・即ち基板上にガリウム・ヒ素化合物とシリコン
素子の双方を形成することが必要である。
不整合が存在するが、分子線エピタキシ（ＭＢＥ）法お
よび金属有機物化学蒸着法の両方により、シリコン基板
上に％子と高品質のガリウム・ヒ素化合物層を成長させ
てきた。しかし、真のＭＧＳ集積化のためには、同じウ
エーノ・即ち基板上にガリウム・ヒ素化合物とシリコン
素子の双方を形成することが必要である。
本発明は、一般に、共通基板上でのｌ−Ｖ族または＋１
−Ｖｌ族の元素の化合物半導体素子、およびシリコンの
半導体素子の製造方法に関するものである。ｍ−■族の
物質はガリウム・ヒ素化合物またはアルミニウム・ガリ
ウム・ヒ素化合物の如きガリウム・ヒ素化合物の合金で
あることが望ましい。［＋−Ｖｌ族の物質はカドミウム
・テルル化合物からなるものでよい。説明を容易にする
ため、以下本文においてガリウム・ヒ素化合物とは、他
に表示しなければ、アルミニウム・ガリウム・ヒ素化合
物または他のガリウム・ヒ素化合物と金属の合金、なら
びにガリウム・ヒ素化合物自体をも包含するものとする
。
−Ｖｌ族の元素の化合物半導体素子、およびシリコンの
半導体素子の製造方法に関するものである。ｍ−■族の
物質はガリウム・ヒ素化合物またはアルミニウム・ガリ
ウム・ヒ素化合物の如きガリウム・ヒ素化合物の合金で
あることが望ましい。［＋−Ｖｌ族の物質はカドミウム
・テルル化合物からなるものでよい。説明を容易にする
ため、以下本文においてガリウム・ヒ素化合物とは、他
に表示しなければ、アルミニウム・ガリウム・ヒ素化合
物または他のガリウム・ヒ素化合物と金属の合金、なら
びにガリウム・ヒ素化合物自体をも包含するものとする
。
本発明の方法は、一般に下記のステップを含む。
最初に望ましくは酸化物の層が、望ましくは単結晶のシ
リコン・ウェーハであるＳｉ基板上に形成される。ある
いはまた、シリコン・ウェーハの選択された領域に酸化
物を成長させるため、ＬＯＧＯＳ（シリコン基板の選択
的酸化）法を用いることができる。次に、金属酸化物電
界効果トランジスタ（ＭＯＳＦＥＴ） の如きシリコ
ン素子が、Ｓｉ基板上で熱酸化物層またはＬＯＧＯＳ酸
化物により覆われない領域に形成された開口内に形成さ
れる。次いで、ＭＯＳＦＥＴのゲート、ソースおよびド
レーン領域の形成のため、従来周知のプロセスが用いら
れる。
リコン・ウェーハであるＳｉ基板上に形成される。ある
いはまた、シリコン・ウェーハの選択された領域に酸化
物を成長させるため、ＬＯＧＯＳ（シリコン基板の選択
的酸化）法を用いることができる。次に、金属酸化物電
界効果トランジスタ（ＭＯＳＦＥＴ） の如きシリコ
ン素子が、Ｓｉ基板上で熱酸化物層またはＬＯＧＯＳ酸
化物により覆われない領域に形成された開口内に形成さ
れる。次いで、ＭＯＳＦＥＴのゲート、ソースおよびド
レーン領域の形成のため、従来周知のプロセスが用いら
れる。
次に、保護層部ちキャツピング層が素子領域全体および
ウェーハの残部上に形成される。この特定層は、望まし
くは第１のＳｉＯ□により、続いて第２のＳ ＋ ３
Ｎ ４の窒化物層により、例えば化学蒸着法によって形
成することができる。
ウェーハの残部上に形成される。この特定層は、望まし
くは第１のＳｉＯ□により、続いて第２のＳ ＋ ３
Ｎ ４の窒化物層により、例えば化学蒸着法によって形
成することができる。
シリコンＭＯＳＦＥＴが最初に形成される間、ｍ−Ｖ族
または１ｌ−Ｖｌ族の化合物素子が以下に述べろ如く形
成された後、ＭＯＳＦＥＴの接触孔および最終的なメタ
ライズ処理が残ることを知るべきである。
または１ｌ−Ｖｌ族の化合物素子が以下に述べろ如く形
成された後、ＭＯＳＦＥＴの接触孔および最終的なメタ
ライズ処理が残ることを知るべきである。
開口は、ＭＯＳＦＥＴが形成される領域から側方に外れ
た保護層に形成される。これらの開口はシリコン基板ま
で延在才る結果基板上に露出面をもたらし、その上にｍ
−Ｖ族または［＋−Ｖｌ族の化合物素子を形成すること
ができる。次に、分子線エピタキシ法または気相エピタ
キシ法等によりウェーハ全体に化合物半導体層が成長さ
せられる。
た保護層に形成される。これらの開口はシリコン基板ま
で延在才る結果基板上に露出面をもたらし、その上にｍ
−Ｖ族または［＋−Ｖｌ族の化合物素子を形成すること
ができる。次に、分子線エピタキシ法または気相エピタ
キシ法等によりウェーハ全体に化合物半導体層が成長さ
せられる。
素地のシリコン表面上に成長させられた化合物層は単結
晶物質であるが、保護層の表面上に成長した化合物層は
形態において多結晶質である。この多層領域はエツチン
グ法で除去され、金属半導体ＦＥＴ （ＭＥＳＦＥＴ）
および（または）発光ダイオード”（ＬＥＤ）の如き化
合物素子が従来周知のプロセスによって単結晶領域に形
成される。
晶物質であるが、保護層の表面上に成長した化合物層は
形態において多結晶質である。この多層領域はエツチン
グ法で除去され、金属半導体ＦＥＴ （ＭＥＳＦＥＴ）
および（または）発光ダイオード”（ＬＥＤ）の如き化
合物素子が従来周知のプロセスによって単結晶領域に形
成される。
化合物半導体素子が形成された後、シリコンＭＯＳＦＥ
Ｔに対する接触孔が保護層を貫通してエツチングされ、
オーミック接触メタライズ層がゲート・ソースに形成さ
れ、ドレーン領域が形成されてシリコンＭＯＳＦＥＴの
製造を完了する。選択に応じて、シリコン素子のメタラ
イズ措置の間、あるいは別のメタライズ層糧を用いるこ
とによりシリコンＭＯ８ＦＥＴおよび化合物半導体素子
を一緒に連結ｊることができる。
Ｔに対する接触孔が保護層を貫通してエツチングされ、
オーミック接触メタライズ層がゲート・ソースに形成さ
れ、ドレーン領域が形成されてシリコンＭＯＳＦＥＴの
製造を完了する。選択に応じて、シリコン素子のメタラ
イズ措置の間、あるいは別のメタライズ層糧を用いるこ
とによりシリコンＭＯ８ＦＥＴおよび化合物半導体素子
を一緒に連結ｊることができる。
他の実施態様においては、露出されたシリコン面の下方
の領域を適当にドーピングしてこの面を延長させてド−
プされたシリコン領域と連結が必要なシリコン素子領域
と０）間に接触を確保することにより、シリコン基板に
相互連結部が提供される。厚くドープされたシリコン領
域上に蒸着されろｍ−■族の最初の層もまた同じ極性で
厚くドープされ、この両層間の界面が低い抵抗値の結合
部を形成でる。
の領域を適当にドーピングしてこの面を延長させてド−
プされたシリコン領域と連結が必要なシリコン素子領域
と０）間に接触を確保することにより、シリコン基板に
相互連結部が提供される。厚くドープされたシリコン領
域上に蒸着されろｍ−■族の最初の層もまた同じ極性で
厚くドープされ、この両層間の界面が低い抵抗値の結合
部を形成でる。
本発明の上記および他の特徴および利点については、図
面に関して以下に記述する。本文に示した実施態様にお
いては、ＧａＡｓまたはＡｌＧａＡｓはプロセスを例示
するため選択されたものであり、従って上記の如（Ｉｎ
Ｐ の如き他のｌ−Ｖ族の化合物または合金を置換てろ
ことができ、あるいはＣｄＴｅの如きｔ＋−■族の化合
物をＩＩＩ−Ｖ族の化合物の代りに用いろこともできる
。
面に関して以下に記述する。本文に示した実施態様にお
いては、ＧａＡｓまたはＡｌＧａＡｓはプロセスを例示
するため選択されたものであり、従って上記の如（Ｉｎ
Ｐ の如き他のｌ−Ｖ族の化合物または合金を置換てろ
ことができ、あるいはＣｄＴｅの如きｔ＋−■族の化合
物をＩＩＩ−Ｖ族の化合物の代りに用いろこともできる
。
（１，７す：Ｉ ンＭＯＳＦＥＴおよびＧａＡｓＭＥＳ
ＦＥＴの集積化） ＭＧＳのシ’Ｊ コンＭ ＯＳ Ｆ Ｅ ＴおよびＧａ
Ａｓ ノＭＥＳＦＥＴをシリコン基板上に形成する本発
明による一連の処理工程が、第１図（Ａ）乃至第１図Ｆ
Ｄ＋に示されている。第１図（Ａ）においては、接触孔
および最終的なメタライズ処理を除いて、結晶学的な面
１００から面】１１に向けて３°配向された１乃至３Ω
−ｍのｐ形シリコン単結晶つエーノ・即ち基板１２上に
、シリコンＭＯ８ＦＥＴ１０が最初に形成される。ＭＯ
ＳＦＥＴの製造のためには標準的な多結晶シリコン・ゲ
ート法が用いられる。この多結晶シリコン・プロセスは
、一般に、熱酸化Ｓｉ０２層１４をウエーノ・１２上に
形成し、開口を層１４上に形成し、薄いゲート酸化物層
１５を形成し、多結晶シリコン層（図示せず）をウェー
ハ全体に蒸着し、多結晶シリコン層をゲート領域３０外
でエツチングし、多結晶シリコン・ゲート３０およびＳ
ＩＯ２１４／ １．５をそれぞれドレーンおよびソー
スのｎ十領域３４および３２に対するマスクとして用い
てイオン注入を行なうステップからなる。ゲート領域３
０はまた、同時にイオン注入法によりドープされてｎ＋
ゲートを形成する。
ＦＥＴの集積化） ＭＧＳのシ’Ｊ コンＭ ＯＳ Ｆ Ｅ ＴおよびＧａ
Ａｓ ノＭＥＳＦＥＴをシリコン基板上に形成する本発
明による一連の処理工程が、第１図（Ａ）乃至第１図Ｆ
Ｄ＋に示されている。第１図（Ａ）においては、接触孔
および最終的なメタライズ処理を除いて、結晶学的な面
１００から面】１１に向けて３°配向された１乃至３Ω
−ｍのｐ形シリコン単結晶つエーノ・即ち基板１２上に
、シリコンＭＯ８ＦＥＴ１０が最初に形成される。ＭＯ
ＳＦＥＴの製造のためには標準的な多結晶シリコン・ゲ
ート法が用いられる。この多結晶シリコン・プロセスは
、一般に、熱酸化Ｓｉ０２層１４をウエーノ・１２上に
形成し、開口を層１４上に形成し、薄いゲート酸化物層
１５を形成し、多結晶シリコン層（図示せず）をウェー
ハ全体に蒸着し、多結晶シリコン層をゲート領域３０外
でエツチングし、多結晶シリコン・ゲート３０およびＳ
ＩＯ２１４／ １．５をそれぞれドレーンおよびソー
スのｎ十領域３４および３２に対するマスクとして用い
てイオン注入を行なうステップからなる。ゲート領域３
０はまた、同時にイオン注入法によりドープされてｎ＋
ゲートを形成する。
次いで、化学蒸着法を用いてウエーノ・全体をＳｉＯ３
１６およびＳ；３Ｎ４１７の連続居で覆って、以降のＣ
ａＡＳエピタキシ法および以降のＭ Ｅ Ｓ Ｆ Ｅ
Ｔ処理法の間ＭＯＳＦＥＴ構造部を保護する。Ｓ ＋
０２がＧａに対する拡散バリアとしては劣っているため
Ｓ ｉ ３ Ｎ４層を用いる。しかし、薄模の低温度の
ＧａＡｓ層の場合には、ＳｉＯ□の単層で充分である。
１６およびＳ；３Ｎ４１７の連続居で覆って、以降のＣ
ａＡＳエピタキシ法および以降のＭ Ｅ Ｓ Ｆ Ｅ
Ｔ処理法の間ＭＯＳＦＥＴ構造部を保護する。Ｓ ＋
０２がＧａに対する拡散バリアとしては劣っているため
Ｓ ｉ ３ Ｎ４層を用いる。しかし、薄模の低温度の
ＧａＡｓ層の場合には、ＳｉＯ□の単層で充分である。
第１図（Ｂ）においては、Ｓ ｌ ３Ｎ ４ ／ Ｓ
ＩＯ２のキャップ層１７／１６および酸化物層に３００
μの四角の開口をエツチングして、素地のシリコン基板
面をＧａＡｓ素子が形成されるべき領域において露出さ
せる。次いで、ＧａＡｓ層１８がＭＢＦ４の如きウェー
ハ全体に成長させられる。
ＩＯ２のキャップ層１７／１６および酸化物層に３００
μの四角の開口をエツチングして、素地のシリコン基板
面をＧａＡｓ素子が形成されるべき領域において露出さ
せる。次いで、ＧａＡｓ層１８がＭＢＦ４の如きウェー
ハ全体に成長させられる。
望ましくは、ＭＢＥシステムに対してリードされる前に
、これまで処理されたウェーハは完全に清浄化されて、
存在￥る酸化物表面がＨＦ中に浸漬することによりｌＳ
目止のシリコンからエツチングされる。ウェーハは、短
期間そのまま約８００°Ｃまで加熱されて残った表面の
酸化物を脱離する。
、これまで処理されたウェーハは完全に清浄化されて、
存在￥る酸化物表面がＨＦ中に浸漬することによりｌＳ
目止のシリコンからエツチングされる。ウェーハは、短
期間そのまま約８００°Ｃまで加熱されて残った表面の
酸化物を脱離する。
Ｇ ａＡｓの成長はＧａＡｓの核形成を促進するため比
較的低温度で開始され、この温度は次いで残りの成長の
ため約５８０°Ｃまで上げられる。素地のシリコン１２
の表面上で成長したｃａＡｓ ２０は単結晶物質である
が、窒化物１７上のｃａＡｓは多結晶層２１である。
較的低温度で開始され、この温度は次いで残りの成長の
ため約５８０°Ｃまで上げられる。素地のシリコン１２
の表面上で成長したｃａＡｓ ２０は単結晶物質である
が、窒化物１７上のｃａＡｓは多結晶層２１である。
透過形電子顕微鏡検査は、ＧａＡｓ／Ｓｉの界面付近の
単結晶ＧａＡｓは、格子不整合のため１０１０ｃｒｎ−
２を越えろ転位密度を有する。しかし、成長が継続する
に伴い、表面に向っては非常に僅かな転位しか進まない
。厚さが約２μを越える時、１０６−１０ ｃｒｎ の
転位密度を持つ物質が得られる。
単結晶ＧａＡｓは、格子不整合のため１０１０ｃｒｎ−
２を越えろ転位密度を有する。しかし、成長が継続する
に伴い、表面に向っては非常に僅かな転位しか進まない
。厚さが約２μを越える時、１０６−１０ ｃｒｎ の
転位密度を持つ物質が得られる。
第１図（Ｃ）においては、ＭＥＳＦＥＴ栴造部１００に
おいて成長したＣａＡｓ層は、４μの厚さの名目上ドー
プされないバッファ層２０’、Ｓｉで３ Ｘ １０．”
鋸−７までドープされたシリコンでドープされたｎの活
動層、および２ Ｘ ｊＯ１８ｃｍ−３より小さな厚さ
までドープされたｎ十接触層２４である。
おいて成長したＣａＡｓ層は、４μの厚さの名目上ドー
プされないバッファ層２０’、Ｓｉで３ Ｘ １０．”
鋸−７までドープされたシリコンでドープされたｎの活
動層、および２ Ｘ ｊＯ１８ｃｍ−３より小さな厚さ
までドープされたｎ十接触層２４である。
多結晶ＧａＡｓ層２１は次にエツチング法により（第１
図（Ｃ）に示されるよ５ＶＣ）除去さｒ、ＭＥＳＦＥＴ
は従来周知の引込みゲート・プロセスにより単結晶領域
に形成されろ。このゲート金属部２７はアルミニウムで
あり、Ｇｅ／Ａｕ／Ｎｉはオーミック接点２６のため使
用される。次しτ、（第１図（ｆ））参照）シリコンＭ
ＯＳＦＥＴ１０の接触孔はＳｉ Ｎ ／ＳｉＯ７層１７
／１６および酸化物層】５にエツチングされ、オーミッ
ク接点を提供′ｆるメタライズ層２８がアルミニウムの
蒸着により行なわれてＭＯＳＦＥＴ １０の製造を完了
する。金属の連結部２９は、同様にＭＥＳＦＥＴとＭＯ
ＳＦＥＴの接点間に形成される。
図（Ｃ）に示されるよ５ＶＣ）除去さｒ、ＭＥＳＦＥＴ
は従来周知の引込みゲート・プロセスにより単結晶領域
に形成されろ。このゲート金属部２７はアルミニウムで
あり、Ｇｅ／Ａｕ／Ｎｉはオーミック接点２６のため使
用される。次しτ、（第１図（ｆ））参照）シリコンＭ
ＯＳＦＥＴ１０の接触孔はＳｉ Ｎ ／ＳｉＯ７層１７
／１６および酸化物層】５にエツチングされ、オーミッ
ク接点を提供′ｆるメタライズ層２８がアルミニウムの
蒸着により行なわれてＭＯＳＦＥＴ １０の製造を完了
する。金属の連結部２９は、同様にＭＥＳＦＥＴとＭＯ
ＳＦＥＴの接点間に形成される。
隣接したＧａＡｓＭＥＳＦＥＴを有するシリコンＭＯ８
ＦＥＴは上記の如く形成されるが、これにおいてはシリ
コンおよびＣａＡｓ素子のゲート長さはそれぞれ５およ
び１μであり、またこれにおけるゲート巾は両方の素子
において４０μである。
ＦＥＴは上記の如く形成されるが、これにおいてはシリ
コンおよびＣａＡｓ素子のゲート長さはそれぞれ５およ
び１μであり、またこれにおけるゲート巾は両方の素子
において４０μである。
ＧａＡｓＭＥＳＦＥＴは、約１５０ ｍＳ／４の相互コ
ンダクタンスを有する第２図のトランジスタのＩ−Ｖ図
に示される如く良好な挙動特性を有する。測定されたソ
ース抵抗は約１Ω−Ｕであり、約１７５ｍ Ｓ ／ｍ□
の固有の相互コンダクタンスを生じろ。
ンダクタンスを有する第２図のトランジスタのＩ−Ｖ図
に示される如く良好な挙動特性を有する。測定されたソ
ース抵抗は約１Ω−Ｕであり、約１７５ｍ Ｓ ／ｍ□
の固有の相互コンダクタンスを生じろ。
出力コンダクタンスは約３．５ｍＳ／ａのやや低い値を
有する。ゲート・ショットキー−ダイオードは、第３図
に示すようにＩＯＶより大きな破壊電圧と無視し得る漏
洩電流を有し、この破壊は急激である。これらの結果は
、単結晶ＧａＡｓ基板上に形成さ４た同様なゲート長さ
の技術水準のＣｒａＡｓＭＥＳＦＥＴの場合に得られる
結果と比肩し得る。
有する。ゲート・ショットキー−ダイオードは、第３図
に示すようにＩＯＶより大きな破壊電圧と無視し得る漏
洩電流を有し、この破壊は急激である。これらの結果は
、単結晶ＧａＡｓ基板上に形成さ４た同様なゲート長さ
の技術水準のＣｒａＡｓＭＥＳＦＥＴの場合に得られる
結果と比肩し得る。
ＭＧＳシリコンＭＯＳＦＥＴは、第４図（Ａ）に示され
る如き正常なトランジスタ特性を呈する。相互コンダク
タンスは、８００ Ａのゲート酸化物の厚さにおいて約
１９ ｍＳ／ｍ である。第４図（Ｂ）は、別のシリコ
ン・ウェーハ上に組立てられた制御素子のトランジスタ
特性を示している。ＧａＡｓ処理工程を用いるものと用
いないで形成された素子の特性が略々同じであることが
判る。
る如き正常なトランジスタ特性を呈する。相互コンダク
タンスは、８００ Ａのゲート酸化物の厚さにおいて約
１９ ｍＳ／ｍ である。第４図（Ｂ）は、別のシリコ
ン・ウェーハ上に組立てられた制御素子のトランジスタ
特性を示している。ＧａＡｓ処理工程を用いるものと用
いないで形成された素子の特性が略々同じであることが
判る。
（Ｉｔ、 シリコンＭＯＳＦＥＴおよびＧ ａ Ａ
ｓ ／ ＡｌＧａＡｓ二重へテロ構造ＬＥＤの集積化） 第５図は、本発明の別の実施態様の部分断面概略図であ
る。この実施態様のＧａＡｓ／ＡｌＧａＡｓ二重へテロ
構造においては、ＬＥＤ２１０はリング形ＭＯＳＦＥＴ
２００で囲まれたシリコン基板１２′上に形成される
。リングの右側は、簡素化のため第５図には示されない
。処理工程のンーケンスは下記ノ如くである。ｐ形のシ
リコン・ウエーノ・１２′の最初の熱酸化１４′の後、
２００Ｘ４００μの開口が５１０２１４′にエツチング
され、多量ノヒ素イオンが注入されて露出されたシリコ
ン・ウェーハ１２’の表面を転換することばよりｎ＋ア
イランド５０を形成する。シリコンＭＯＳＦＥＴ ２０
０は、接触孔および最終的なメタライズ措置な除いて、
各ｎ＋アイランドの周囲に形成される。ＭＯＳＦＥＴド
レーン領域３２′はｎ＋アイランド５０の縁部と接触し
ている。ウェーハ全体はＳ １０２１６’およびＳ ＋
３Ｎ ４］、 ７ ’ ノ連続層で覆われ、ｎ＋シリ
コンアイランド５０を露出させるため開口がエツチング
される。分子線エピタキシ法を用いて、ＬＥＤの下記の
一連の層を蒸着する。即ち、３μの厚さの＋ ｎ Ｇａ
Ａｓバッファ層５４．０．５μの厚さのｎＡｌｏ、３Ｇ
ａｏ、７．Ａｓ ５６．０゜４μの厚さのｐ形ＧａＡｓ
活性層５８．０．５μの厚さのＡｌｏ、３Ｇａｏ、７Ａ
Ｓ６０および０２５μの厚さのｐ ＋ ｃａＡｓキャッ
プ層６２である。成長条件は、ＡＩＧａＡｓの成長温度
が約７００°Ｃであることを除いて、前の実施態様にお
いて述べたものと同様である。
ｓ ／ ＡｌＧａＡｓ二重へテロ構造ＬＥＤの集積化） 第５図は、本発明の別の実施態様の部分断面概略図であ
る。この実施態様のＧａＡｓ／ＡｌＧａＡｓ二重へテロ
構造においては、ＬＥＤ２１０はリング形ＭＯＳＦＥＴ
２００で囲まれたシリコン基板１２′上に形成される
。リングの右側は、簡素化のため第５図には示されない
。処理工程のンーケンスは下記ノ如くである。ｐ形のシ
リコン・ウエーノ・１２′の最初の熱酸化１４′の後、
２００Ｘ４００μの開口が５１０２１４′にエツチング
され、多量ノヒ素イオンが注入されて露出されたシリコ
ン・ウェーハ１２’の表面を転換することばよりｎ＋ア
イランド５０を形成する。シリコンＭＯＳＦＥＴ ２０
０は、接触孔および最終的なメタライズ措置な除いて、
各ｎ＋アイランドの周囲に形成される。ＭＯＳＦＥＴド
レーン領域３２′はｎ＋アイランド５０の縁部と接触し
ている。ウェーハ全体はＳ １０２１６’およびＳ ＋
３Ｎ ４］、 ７ ’ ノ連続層で覆われ、ｎ＋シリ
コンアイランド５０を露出させるため開口がエツチング
される。分子線エピタキシ法を用いて、ＬＥＤの下記の
一連の層を蒸着する。即ち、３μの厚さの＋ ｎ Ｇａ
Ａｓバッファ層５４．０．５μの厚さのｎＡｌｏ、３Ｇ
ａｏ、７．Ａｓ ５６．０゜４μの厚さのｐ形ＧａＡｓ
活性層５８．０．５μの厚さのＡｌｏ、３Ｇａｏ、７Ａ
Ｓ６０および０２５μの厚さのｐ ＋ ｃａＡｓキャッ
プ層６２である。成長条件は、ＡＩＧａＡｓの成長温度
が約７００°Ｃであることを除いて、前の実施態様にお
いて述べたものと同様である。
厚＜トーーフされたｎ＋シリコン・アイランド５０は、
シＩＪ＝＋ｙＭＯＳＦＥＴ２００ｎドＬｚ−７３２’と
ＬＥＤ２１０のｎ −１−ＧａＡｓ−ｈソード５４との
間に内部の低い抵抗値の連結部を形成する。
シＩＪ＝＋ｙＭＯＳＦＥＴ２００ｎドＬｚ−７３２’と
ＬＥＤ２１０のｎ −１−ＧａＡｓ−ｈソード５４との
間に内部の低い抵抗値の連結部を形成する。
Ｓｉ Ｎ ／Ｓｉ○２キャップ層上の前記の如く蒸着
された多結晶のＧａＡｓ／ＡｌＧａＡｓ 層はエツチ
ングにより除去される。ＬＥＤに対する８角形のメサ（
台形構造）が、ｎ 十〇ａＡＳバッファ層に対して下方
へエツチングすることによりシリコン素地上に成長させ
られた単結晶のＧａＡｓ／ＡｌＧａＡｓアイランドに形
成される。プラズマ強化された化学蒸着法を用いて、ウ
ェーハ全体にＳ ｒ Ｎｘ 層６４を蒸着させる。接触
孔は、ＬＥＤのためには窒化物層６４に、またＭＯＳＦ
ＥＴに対しては窒化物／酸化物層６４／１７’ ／１６
’、１５′、１４′にエツチングされる。メタライズ措
置は、それぞれＭＯ８ＦＥＴｊＪＡ１２８′を、またＬ
ＥＤ２１ｏのカソード５４およびアノード６２上にＮ
ｉ ／Ｇｅ／Ａｕ ７０ オ、Ｊ： １ＪＣｒ／Ａｕ７
２を蒸着させろことにより行なわれろ。
された多結晶のＧａＡｓ／ＡｌＧａＡｓ 層はエツチ
ングにより除去される。ＬＥＤに対する８角形のメサ（
台形構造）が、ｎ 十〇ａＡＳバッファ層に対して下方
へエツチングすることによりシリコン素地上に成長させ
られた単結晶のＧａＡｓ／ＡｌＧａＡｓアイランドに形
成される。プラズマ強化された化学蒸着法を用いて、ウ
ェーハ全体にＳ ｒ Ｎｘ 層６４を蒸着させる。接触
孔は、ＬＥＤのためには窒化物層６４に、またＭＯＳＦ
ＥＴに対しては窒化物／酸化物層６４／１７’ ／１６
’、１５′、１４′にエツチングされる。メタライズ措
置は、それぞれＭＯ８ＦＥＴｊＪＡ１２８′を、またＬ
ＥＤ２１ｏのカソード５４およびアノード６２上にＮ
ｉ ／Ｇｅ／Ａｕ ７０ オ、Ｊ： １ＪＣｒ／Ａｕ７
２を蒸着させろことにより行なわれろ。
ＭＯＳＦＥＴ）−レーン３２′に対する接点２８′およ
びＬＥＤカソード５４に対する接点７０は２つの素子の
同時使用においては挽用されないが、各素子の特注を個
別に測定することを可能にするため行なわハる。これら
の別の接点を収容するためには、ｎ＋シリコン層の面積
を増加することによりドレーン／カソード容量を実質的
に増大することが必要となる。
びＬＥＤカソード５４に対する接点７０は２つの素子の
同時使用においては挽用されないが、各素子の特注を個
別に測定することを可能にするため行なわハる。これら
の別の接点を収容するためには、ｎ＋シリコン層の面積
を増加することによりドレーン／カソード容量を実質的
に増大することが必要となる。
第６図は、上記の如く形成されたシリコンＭＯＳＦＥＴ
２００により囲まレタ完成したＧａＡｓ／ＡｌＧａＡｓ
ＬＥＤ２１０を示す平面図である。このＬＥＤメサは７
５μの直径を有し、ＬＥＤの発光のためのメタライズさ
れない開口８０は５０μの直径を有する。ＭＯＳＦＥＴ
は、５μのゲート長さおよび１．６ ｍｓのゲート巾と
を有する。 ＭＧｓＭＯＳＦＥＴ２００は、通常のトラ
ンジスタ特性を呈する。第７図（Ａ）は典型的な素子の
特性を示し、５■に設定されたゲートおよびドレーン値
で約１２０ｍＡを生じ、第７図（Ｂ）は、別のシリコン
・ウェーハ上に形成された制御用ＭＯＳＦＥＴの特性を
示している。ＧａＡｓ／ＡｌＧａＡｓの成長および処理
工程によるものとそれによらずに形成された素子の特性
がほとんど同じであることが判る。
２００により囲まレタ完成したＧａＡｓ／ＡｌＧａＡｓ
ＬＥＤ２１０を示す平面図である。このＬＥＤメサは７
５μの直径を有し、ＬＥＤの発光のためのメタライズさ
れない開口８０は５０μの直径を有する。ＭＯＳＦＥＴ
は、５μのゲート長さおよび１．６ ｍｓのゲート巾と
を有する。 ＭＧｓＭＯＳＦＥＴ２００は、通常のトラ
ンジスタ特性を呈する。第７図（Ａ）は典型的な素子の
特性を示し、５■に設定されたゲートおよびドレーン値
で約１２０ｍＡを生じ、第７図（Ｂ）は、別のシリコン
・ウェーハ上に形成された制御用ＭＯＳＦＥＴの特性を
示している。ＧａＡｓ／ＡｌＧａＡｓの成長および処理
工程によるものとそれによらずに形成された素子の特性
がほとんど同じであることが判る。
ＭＧＳ ＬＥＤ２１０ は、第８図に示されるように
無視し得る漏洩電流で約１６Ｖの破壊電圧を有する。こ
れは、ＧａＡｓ基板上に形成された制御素子において得
られろ値と同じである。
無視し得る漏洩電流で約１６Ｖの破壊電圧を有する。こ
れは、ＧａＡｓ基板上に形成された制御素子において得
られろ値と同じである。
低いｌ１ｊｉ１ 方向のバイアス電圧においては、ｋＡ
Ｇ Ｓおよび制御ＬＥＤは共に２に近い狸想因数を有
し、組合せが電流の優勢機構となることを示している。
Ｇ Ｓおよび制御ＬＥＤは共に２に近い狸想因数を有
し、組合せが電流の優勢機構となることを示している。
しかし、あるバイアス電圧においては、電流は制御素子
としてよりもＭ ＧＳ素子として約５０倍大きくなる。
としてよりもＭ ＧＳ素子として約５０倍大きくなる。
このことは、少数キャリア寿命が制御層よりもＭＧＳ
ＣａＡｓ／ＡｌＧａＡｓ層ておいて遥かに短いことを
示唆する。
ＣａＡｓ／ＡｌＧａＡｓ層ておいて遥かに短いことを
示唆する。
第９図は、ＭＧＳ ＬＥＤ２１０における元出力対直
流電流の％性を示している。開口数が０，６５の顕微鏡
レンズを用いて、光を１ｃｒｎの直径（７”）ｐ−１−
ｎ形光検出器に対して収束させろ。熱のため、特性は僅
かに線形にならない。】ＯＯｍＡの直流においては、出
力は略々６゜５ ｕＷとなり、これは制御素子からの出
力の１０乃至１５％である。
流電流の％性を示している。開口数が０，６５の顕微鏡
レンズを用いて、光を１ｃｒｎの直径（７”）ｐ−１−
ｎ形光検出器に対して収束させろ。熱のため、特性は僅
かに線形にならない。】ＯＯｍＡの直流においては、出
力は略々６゜５ ｕＷとなり、これは制御素子からの出
力の１０乃至１５％である。
ＭＧＳ ＬＥＤは多数のダーク・スポットを有する不
均一な近似フィールド・／ぐターンを有するが、制御Ｌ
ＥＤにおけるパターンは均一となる。ＭＧＳＬＥＤスペ
クトルのピークは８７５ ｎｍ Ｋあり、制御素子にお
けろものよりも約５ｎｍ太きい。このずれは、ＭＧＳ
ＧａＡｓ／ＡｌＧａＡｓ層におけ石引張強さに帰因し
得る。
均一な近似フィールド・／ぐターンを有するが、制御Ｌ
ＥＤにおけるパターンは均一となる。ＭＧＳＬＥＤスペ
クトルのピークは８７５ ｎｍ Ｋあり、制御素子にお
けろものよりも約５ｎｍ太きい。このずれは、ＭＧＳ
ＧａＡｓ／ＡｌＧａＡｓ層におけ石引張強さに帰因し
得る。
ｎ＋シリコン層とｎ−）ＧａＡｓ層との間のへテロ接合
を特徴付けろため、ＭＯＳＦＥＴドレーン接点２８′と
ＬＥＤのカソード接点７０との間の電流についてｌ−Ｖ
カーブが測定された。この特性はオーミック接合であり
、ヘテロ接合に対するバリアが存在しないことを示す。
を特徴付けろため、ＭＯＳＦＥＴドレーン接点２８′と
ＬＥＤのカソード接点７０との間の電流についてｌ−Ｖ
カーブが測定された。この特性はオーミック接合であり
、ヘテロ接合に対するバリアが存在しないことを示す。
測定された抵抗値は３Ωであった。この値は、ヘテロ接
合抵抗における上限を表わすが、これはドレーン接点と
カソード接点の抵抗を含むためである。
合抵抗における上限を表わすが、これはドレーン接点と
カソード接点の抵抗を含むためである。
ＭＧＳ ＬＥＤアノード６２が５■でバイアスされる
と、光出力はＭＯＳＦＥＴゲート３０′に対して一連の
電圧パルスを加えることにより変調された。
と、光出力はＭＯＳＦＥＴゲート３０′に対して一連の
電圧パルスを加えることにより変調された。
光は顕微鏡レンズを用いて０．５門の直径のアバランフ
＃フォトダイオード検出器に対して収束された。
＃フォトダイオード検出器に対して収束された。
第１０図（Ａ）は、２０ＭＨｚ の反復速度で電圧パル
スを加えた時に得られたゲート電圧、ＬＥＤ電流および
光出力波形を示している。この電流波形は、ある静電容
量の充電および放電を特徴する状態で電圧に対して歪み
に有するが、光出力は電流と緊密に追従する。これらの
観察は、出力の変調が光の速度によらず、約２００ ｐ
Ｆであること評価されるドレーン／カソード容量をＭＯ
ＳＦＥＴが充放電する速度により制限されろことを示し
ている。この結論は、ＬＥＤが直接パルス・ゼネレータ
により駆動された時１００ＭＨｚを越える変調速度が得
らｉたという事実により確認される。第１０図（Ｂ）は
、１つのビット・パターンが２７Ｍ ｂｐｓの変調速度
でゲートに加えられた時に得られる波形を示している。
スを加えた時に得られたゲート電圧、ＬＥＤ電流および
光出力波形を示している。この電流波形は、ある静電容
量の充電および放電を特徴する状態で電圧に対して歪み
に有するが、光出力は電流と緊密に追従する。これらの
観察は、出力の変調が光の速度によらず、約２００ ｐ
Ｆであること評価されるドレーン／カソード容量をＭＯ
ＳＦＥＴが充放電する速度により制限されろことを示し
ている。この結論は、ＬＥＤが直接パルス・ゼネレータ
により駆動された時１００ＭＨｚを越える変調速度が得
らｉたという事実により確認される。第１０図（Ｂ）は
、１つのビット・パターンが２７Ｍ ｂｐｓの変調速度
でゲートに加えられた時に得られる波形を示している。
あるパターン効果は存在するも、各ビットは明瞭に分解
されている。
されている。
ＧａＡｓ ＭＥＳＦＥＴならびｖｃ ＧａＡｓ ／Ａｌ
ＣａＡｓの二重へテロ構造のＬＥＤを含むシリコンＭＯ
ＳＦＥＴ ｆｌモノリシック集積化について本文に述べ
た。ＭＧＳ ＭＯＳＦＥＴおよびＭＥＳＦＥＴの作動
特性は、別個のシリコン基板およびＧａＡｓ基板上に形
成された類似の素子の特性に比肩し得る。２７Ｍ ｂｐ
ｓまでのＬＥＤ変調速度は、一連の電圧パルスをＭＯ８
ＦＥＴゲートに対して加えることにより達成された。寄
生キャパシタンスを低減するため素子寸法を縮小するこ
とにより遥かに高い変調速度を達成することも可能であ
ろう。
ＣａＡｓの二重へテロ構造のＬＥＤを含むシリコンＭＯ
ＳＦＥＴ ｆｌモノリシック集積化について本文に述べ
た。ＭＧＳ ＭＯＳＦＥＴおよびＭＥＳＦＥＴの作動
特性は、別個のシリコン基板およびＧａＡｓ基板上に形
成された類似の素子の特性に比肩し得る。２７Ｍ ｂｐ
ｓまでのＬＥＤ変調速度は、一連の電圧パルスをＭＯ８
ＦＥＴゲートに対して加えることにより達成された。寄
生キャパシタンスを低減するため素子寸法を縮小するこ
とにより遥かに高い変調速度を達成することも可能であ
ろう。
本発明の本文に述べた実施態様は望ましいものであるが
、当業者には他の形態も容易に着想されよう。このため
、本発明の範囲は頭書の特許請求の範囲および相当の内
容によってのみ限定されるべきものである。
、当業者には他の形態も容易に着想されよう。このため
、本発明の範囲は頭書の特許請求の範囲および相当の内
容によってのみ限定されるべきものである。
例えば、用語シリコン基板即ちウェーハは、ＳＯＳ （
サファイア／シリコン）基板または絶縁体上のシリコン
（Ｓｉ／Ｓｉ○２ ／Ｓ ｉ）基板を含むものとする。
サファイア／シリコン）基板または絶縁体上のシリコン
（Ｓｉ／Ｓｉ○２ ／Ｓ ｉ）基板を含むものとする。
ＬＥＤに加えて、レーザーもしくは光検出器の如き他の
オプトエレクトロ二ツク素子を露出したシリコン表面上
に形成することもできる。
オプトエレクトロ二ツク素子を露出したシリコン表面上
に形成することもできる。
バイポーラ形または変調ドーピングＦＥＴの如き他の形
式のトランジスタも、ＭＥＳＦＥＴまたはシリコンＭＯ
８ＦＥＴに対して置換することができる。
式のトランジスタも、ＭＥＳＦＥＴまたはシリコンＭＯ
８ＦＥＴに対して置換することができる。
第１図（Ａ）乃至第←寺図ＣＤ）は、シリコンＭＯ８Ｆ
ＥＴが単結晶基板上のガリウム・ヒ素化合物ＭＥＳＦＥ
Ｔと共に形成される本発明のＭＧＳの実施態様に対する
シリコン処理法を示す概略断面図であり、第１図（Ａ）
はシリコン基板の選択された領域に形成されて素子がＳ
ｉＯ３／Ｓｉ３Ｎ４の保護層で覆われたシリコンＭＯＳ
ＦＥＴをｉし、第１図ＣＢ）はガリウム・ヒ素化合物エ
ピタキ７法の工程を示し、第１図（Ｃ）はガリウム・ヒ
素化合物ＭＥＳＦＥＴの処理工程を示し、第１図（ｆ）
）はシリコン接点形成およびメタライズ法の諸工程を示
し、第２図は本発明により形成されたガリウム・ヒ素化
合物ＭＥＳＦＥＴのトランジスタ特性（カーブ間の２０
０ミリボルトのゲート電圧段におけるミリアンプ単位電
流と電圧の関係）な示すグラフ、第３図は本発明により
形成されたガリウム・ヒ素化合物ＭＥＳＦＥＴのゲート
−ショットキー−ダイオード“特性を示すグラフ、第４
図はガリウム・ヒ素化合物ＭＥＳＦＥＴの処理工程を用
いる場合（Ａ）と用いない場合ＣＢ）のシリコンＭＯＳ
ＦＥＴ％性ヲ示すグラフ、第５図は本発明により形成さ
れたモノリヅツク集積ノシリコンＭＯ８ＦＥＴ ２００
とガリウム・ヒ素化合物／アルミニウム・ガリウム・ヒ
素化合物発元ダイオード２１０を示す概略断面図、第６
図は第６図のガリウム・ヒ素化合物／アルミニウム・ガ
リウム・ヒ素化合物ＬＥＤ２１０および周囲のシリコン
ＭＯ８ＦＥＴ ２００を示す平面図、第７図はガリウム
・ヒ素化合物／アルミニウム・ガリウム・ヒ素化合物Ｌ
ＥＤ処理工程を用いる場合（Ａ）と用（・ない場合ＣＢ
）の第５図および第６図のシリコンＭＯＳＦＥＴ４！！
ｉ−註を示すグラフ、第８図は第５図および第６図のＭ
ＧＳＬＥＤの電流対電圧特性を示すグラフ、第９図は第
５図のＭＧＳ ＬＥＤの光出力と電流の関係を示すグラ
フ、および第１０図ハ（Ａ） ２０ ＭＨｚ／秒および
ＣＢ） ２７ ＭＩ（ｚ／秒におけろＭＧＳ ＬＥＤ
の変調特性を示し、それぞれ上、中、下の軌跡がゲート
電圧Ｖｇ、ドレーン即ちＬＥＤ電流Ｉおよび光出力りの
波形を示すグラフである。 １０１６．シｌＪ：＋ンＭＯＳＦＥＴ、 １２・＝
ウェーハ、１４・・・熱酸化Ｓ ｒ ０２層、 １５
・・・薄いゲート酸化物、 １６・・・ＳｉＯ３層、
１７．・・Ｓｉ３Ｎ１層、Ｉ Ｂ −・−ＣａＡＳ層、
２０−Ｃｒｈｋｓ、 ２１−多結晶ＣａＡｓ層、
２４・・・ｎ十接触層、２６・・・オーミック接点、
２７・・・ゲート金、属部、 ２８・・・メタライズ層
、 ２９・・・金属の連結部、 ３０・・・ゲート
領域、 ３２・・・ｎ十領域、 ３４パ・ｎ十領域
、５０−ｎ＋アイラフ ト”、 ５１・４ｎＧａＡｓ
バッファ層、 ５８・・・ｐ形ＧａＡｓ活性層、 ６２
・・・ｐ−１−ＧａＡｓキャップ層、 ６４・・・５Ｉ
Ｎｘ層、 ７０− Ｎ ｉ ／Ｇ ｅ／Ａ ｕ層、
７２−Ｃｒ／Ａｕ層、 １００・・・ＭＥＳＦＥＴ構
造部、 ２００・・・ＭＯＳＦＥＴ。 ２１０・・・ＬＥＤｏ （外４名） ドレーン電：Ｈ−（Ｖ） 第２図 ドレーン電圧 （Ｖ） 第 ４ 図 （Ａノ ゲート電乃” （Ｖ〕 第３図 ドレーン置方と （Ｖ） 第４図（Ｂ） ビレーン電乃ミ （Ｖ）
ドレーン艷Ｆ已 （Ｖ）第７図（Ａ）
第７図（Ｂノケート 驚乃三 （Ｖ）
ｔ５１乙
（ｍＡ）第８図 第９図 晴間□ 第１０図（Ａ） ５０ｎｓ／ｄ／ｖ ９ｊ７間□ 第１０図（Ｂ）
ＥＴが単結晶基板上のガリウム・ヒ素化合物ＭＥＳＦＥ
Ｔと共に形成される本発明のＭＧＳの実施態様に対する
シリコン処理法を示す概略断面図であり、第１図（Ａ）
はシリコン基板の選択された領域に形成されて素子がＳ
ｉＯ３／Ｓｉ３Ｎ４の保護層で覆われたシリコンＭＯＳ
ＦＥＴをｉし、第１図ＣＢ）はガリウム・ヒ素化合物エ
ピタキ７法の工程を示し、第１図（Ｃ）はガリウム・ヒ
素化合物ＭＥＳＦＥＴの処理工程を示し、第１図（ｆ）
）はシリコン接点形成およびメタライズ法の諸工程を示
し、第２図は本発明により形成されたガリウム・ヒ素化
合物ＭＥＳＦＥＴのトランジスタ特性（カーブ間の２０
０ミリボルトのゲート電圧段におけるミリアンプ単位電
流と電圧の関係）な示すグラフ、第３図は本発明により
形成されたガリウム・ヒ素化合物ＭＥＳＦＥＴのゲート
−ショットキー−ダイオード“特性を示すグラフ、第４
図はガリウム・ヒ素化合物ＭＥＳＦＥＴの処理工程を用
いる場合（Ａ）と用いない場合ＣＢ）のシリコンＭＯＳ
ＦＥＴ％性ヲ示すグラフ、第５図は本発明により形成さ
れたモノリヅツク集積ノシリコンＭＯ８ＦＥＴ ２００
とガリウム・ヒ素化合物／アルミニウム・ガリウム・ヒ
素化合物発元ダイオード２１０を示す概略断面図、第６
図は第６図のガリウム・ヒ素化合物／アルミニウム・ガ
リウム・ヒ素化合物ＬＥＤ２１０および周囲のシリコン
ＭＯ８ＦＥＴ ２００を示す平面図、第７図はガリウム
・ヒ素化合物／アルミニウム・ガリウム・ヒ素化合物Ｌ
ＥＤ処理工程を用いる場合（Ａ）と用（・ない場合ＣＢ
）の第５図および第６図のシリコンＭＯＳＦＥＴ４！！
ｉ−註を示すグラフ、第８図は第５図および第６図のＭ
ＧＳＬＥＤの電流対電圧特性を示すグラフ、第９図は第
５図のＭＧＳ ＬＥＤの光出力と電流の関係を示すグラ
フ、および第１０図ハ（Ａ） ２０ ＭＨｚ／秒および
ＣＢ） ２７ ＭＩ（ｚ／秒におけろＭＧＳ ＬＥＤ
の変調特性を示し、それぞれ上、中、下の軌跡がゲート
電圧Ｖｇ、ドレーン即ちＬＥＤ電流Ｉおよび光出力りの
波形を示すグラフである。 １０１６．シｌＪ：＋ンＭＯＳＦＥＴ、 １２・＝
ウェーハ、１４・・・熱酸化Ｓ ｒ ０２層、 １５
・・・薄いゲート酸化物、 １６・・・ＳｉＯ３層、
１７．・・Ｓｉ３Ｎ１層、Ｉ Ｂ −・−ＣａＡＳ層、
２０−Ｃｒｈｋｓ、 ２１−多結晶ＣａＡｓ層、
２４・・・ｎ十接触層、２６・・・オーミック接点、
２７・・・ゲート金、属部、 ２８・・・メタライズ層
、 ２９・・・金属の連結部、 ３０・・・ゲート
領域、 ３２・・・ｎ十領域、 ３４パ・ｎ十領域
、５０−ｎ＋アイラフ ト”、 ５１・４ｎＧａＡｓ
バッファ層、 ５８・・・ｐ形ＧａＡｓ活性層、 ６２
・・・ｐ−１−ＧａＡｓキャップ層、 ６４・・・５Ｉ
Ｎｘ層、 ７０− Ｎ ｉ ／Ｇ ｅ／Ａ ｕ層、
７２−Ｃｒ／Ａｕ層、 １００・・・ＭＥＳＦＥＴ構
造部、 ２００・・・ＭＯＳＦＥＴ。 ２１０・・・ＬＥＤｏ （外４名） ドレーン電：Ｈ−（Ｖ） 第２図 ドレーン電圧 （Ｖ） 第 ４ 図 （Ａノ ゲート電乃” （Ｖ〕 第３図 ドレーン置方と （Ｖ） 第４図（Ｂ） ビレーン電乃ミ （Ｖ）
ドレーン艷Ｆ已 （Ｖ）第７図（Ａ）
第７図（Ｂノケート 驚乃三 （Ｖ）
ｔ５１乙
（ｍＡ）第８図 第９図 晴間□ 第１０図（Ａ） ５０ｎｓ／ｄ／ｖ ９ｊ７間□ 第１０図（Ｂ）
Claims (1)
- 【特許請求の範囲】 １、III−Ｖ族またはII−VI族物質の化合物半導体およ
びシリコンの半導体素子を共通基板上に形成する方法に
おいて、 （ａ）前記基板の選択された面積にシリコン素子を形成
し、 （ｂ）シリコン素子および前記基板の残部上に保護層を
形成し、 （ｃ）該保護層を介して前記シリコン素子から側方に外
れて開口を形成して、前記基板の表面の領域を露出させ
、 （ｄ）前記保護層および前記の露出された表面領域上に
前記化合物半導体の層を形成するステップからなり、該
層は前記露出素面領域上では単結晶でありかつ他の場所
では多結晶であり、 （ｅ）前記化合物半導体の多結晶層を除去し、 （ｆ）前記残部の単結晶の化合物半導体上に前記化合物
半導体素子を形成し、 （ｇ）前記素子上にオーミック接点を形成するステップ
からなることを特徴とする方法。 ２、前記シリコン素子と化合物半導体素子に対して該シ
リコン素子と該化合物半導体素子との間に連結部を形成
するステップを含むことを特徴とする特許請求の範囲第
１項記載の方法。 ３、前記基板が、単結晶、即ちシリコン、またはサファ
イア上のシリコン、または絶縁物上のシリコンの基板か
らなることを特徴とする特許請求の範囲第１項記載の方
法。 ４、前記保護層がＳｉＯ＿２層からなることを特徴とす
る特許請求の範囲第１項記載の方法。 ５、前記保護層がＳｉＯ＿２およびＳｉ＿３Ｎ＿４の層
からなることを特徴とする特許請求の範囲第１項記載の
方法。 ６、前記化合物半導体がＧａＡｓまたはその合金である
ことを特徴とする特許請求の範囲第１項記載の方法。 ７、ガリウム・ヒ素化合物半導体素子がオプトエレクト
ロニック素子であることを特徴とする特許請求の範囲第
６項記載の方法。 ８、前記シリコン素子がシリコン回路の一部であること
を特徴とする特許請求の範囲第１項記載の方法。 ９、前記化合物半導体素子が、ＭＥＳＦＥＴ、またはバ
イポーラ・トランジスタ、または変性ドーピング形ＦＥ
Ｔの内のトランジスタであることを特徴とする特許請求
の範囲第１項記載の方法。 １０、化合物半導体素子が、ＬＥＤ、レーザーおよび光
検出器の内のオプトエレクトロニック素子であることを
特徴とする特許請求の範囲第１項記載の方法。 １１、前記化合物半導体素子が、トランジスタとオプト
エレクトロニック素子からなる回路の一部であることを
特徴とする特許請求の範囲第１項記載の方法。 １２、ガリウム・ヒ素化合物の半導体素子およびシリコ
ンの半導体素子を共通のＳｉ、またはＳＯＳ、またはＳ
ＯＩ基板の表面上に形成する方法において、 （ａ）前記表面の選択された領域上にシリコン素子を形
成し、 （ｂ）前記素子および基板上に保護層を形成し、 （ｃ）該保護層を介して前記素子から側方に外れて開口
を形成して前記基板の表面の別の領域を露出させ、 （ｄ）前記保護層および前記の露出された表面領域上に
ガリウム・ヒ素化合物層を形成し、 （ｅ）前記の露出された表面領域を除いて前記ガリウム
・ヒ素化合物層を除去し、 （ｆ）残りのガリウム・ヒ素化合物層上にガリウム・ヒ
素化合物半導体素子を形成し、 （ｇ）前記素子上にオーミック接点を形成するステップ
からなることを特徴とする方法。 １３、前記シリコン素子とガリウム・ヒ素化合物素子と
の間の低い抵抗値の連結部が、該ガリウム・ヒ素化合物
層の形成中に形成されることを特徴とする特許請求の範
囲第１２項記載の方法。 １４、前記連結部が、前記シリコン素子の一部と接触し
かつ前記ガリウム・ヒ素化合物素子の下側にある厚くド
ープされたシリコン領域からなることを特徴とする特許
請求の範囲第１３項記載の方法。 １５、前記保護層がＳｉＯ＿２層からなることを特徴と
する特許請求の範囲第１２項記載の方法。 １６、前記保護層がＳｉＯ＿２およびＳｉ＿３Ｎ＿４の
層からなることを特徴とする特許請求の範囲第１２項記
載の方法。 １７、前記ステップ（ｂ）に先立ち、厚くドープされた
ｎ＋アイランドが前記シリコン素子のドープされた領域
に隣接してこれと接触して形成されて、前記化合物半導
体素子に対する低い抵抗値の連結経路を形成することを
特徴とする特許請求の範囲第１項記載の方法。 １８、共通のシリコン基板上に形成されたガリウム・ヒ
素化合物素子とシリコン素子とからなり、その上にシリ
コン素子と前記基板から側方に外れたガリウム・ヒ素化
合物素子とが形成されることを特徴とする半導体回路。 １９、前記シリコン素子が二酸化ケイ素／窒化ケイ素の
層により保護され、該層を介して前記シリコン基板に含
まれるシリコン素子のシリコン・ドープ領域に至るオー
ミック接点を生じるようにメタライズ措置が施されるこ
とを特徴とする特許請求の範囲第１７項記載の素子。 ２０、シリコン素子がその上に形成され、かつこれから
側方に外れてガリウム・ヒ素化合物素子が形成される共
通のシリコン基板上に形成されたガリウム・ヒ素化合物
とシリコンのモノリシック集積回路において、前記シリ
コン素子が、前記シリコン基板に含まれるシリコン素子
のシリコンでドープした領域に至るオーミック接点を生
じるようにメタライズ措置が施される層により保護され
ることを特徴とするモノリシック集積回路。 ２１、前記シリコン素子が、結晶面からある角度で配向
されるシリコンの単結晶ウェーハの選択された領域上に
形成されることを特徴とする特許請求の範囲第１項記載
の方法。 ２２、前記配向が結晶学的面１００から結晶学的面１１
１に向けて３゜をなすことを特徴とする特許請求の範囲
第２１項記載の方法。 ２３、前記シリコン素子とガリウム・ヒ素化合物素子が
、素子間の厚くドープされたシリコンの低い抵抗経路に
より連結されることを特徴とする特許請求の範囲第２０
項記載の回路。 ２４、前記シリコン素子が、ゲート、ドレーンおよびソ
ース領域を有するＭＯＳＦＥＴであり、前記ガリウム・
ヒ素化合物素子がアノードとカソードとを有するＬＥＤ
であり、前記ＭＯＳＦＥＴのドレーン領域が、ＬＥＤの
下方に形成されたシリコンの厚くドープされた領域によ
り前記ＬＥＤのカソードと結合されることを特徴とする
特許請求の範囲第２０項記載の回路。 ２５、前記シリコン素子と化合物半導体素子に対するオ
ーミック接点が、前記化合物半導体素子が形成されかつ
前記シリコン素子に対するオーミック接点が前記保護層
において形成された開口を介して形成されることを特徴
とする特許請求の範囲第１項記載の方法。 ２６、前記シリコン素子に対する前記オーミック接点が
、前記ガリウム・ヒ素化合物半導体素子が形成された後
に形成されることを特徴とする特許請求の範囲第１２項
記載の方法。 ２７、前記シリコン素子の前記オーミック接点が、前記
保護層に形成された開口を介して形成されることを特徴
とする特許請求の範囲第１２項記載の方法。 ２８、III−Ｖ族またはII−VI族の物質の化合物半導体
素子およびシリコンの半導体素子を共通の基板上に形成
し、該基板に形成された前記化合物半導体素子とシリコ
ン素子との間の連結部が低い抵抗値である方法において
、 （ａ）反対の導電性領域からなる接合点を有するシリコ
ン素子を形成し、該領域の１つが前記基板の平面の選択
された領域において基板の平面に沿つて側方に延長し、 （ｂ）前記シリコン素子および前記基板面の残部上に保
護層を形成し、 （ｃ）前記保護層を介して前記シリコン素子から側方に
外れて開口を形成して、前記基板の表面の領域を露出さ
せ、前記開口の周囲の一部が前記延長領域と同一面内に
あり、 （ｄ）前記保護層および前記露出表面領域上に前記化合
物半導体の層を形成し、該層は前記露出表面領域上では
単結晶であり、他の場所では多結晶であり、 （ｅ）前記化合物半導体の多結晶層を除去し、 （ｆ）前記の残りの単結晶の化合物半導体上の反対の導
電性領域からなる接合点を有する前記化合物半導体素子
を形成し、前記領域の一方が前記シリコン素子の前記の
延長領域と接触して、前記基板の前記の低い抵抗値の連
結部を形成するステップからなることを特徴とする方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/874,295 US4774205A (en) | 1986-06-13 | 1986-06-13 | Monolithic integration of silicon and gallium arsenide devices |
| US874295 | 1986-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318661A true JPS6318661A (ja) | 1988-01-26 |
Family
ID=25363433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146842A Pending JPS6318661A (ja) | 1986-06-13 | 1987-06-12 | 化合物半導体の製造方法および半導体回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4774205A (ja) |
| EP (1) | EP0250171B1 (ja) |
| JP (1) | JPS6318661A (ja) |
| AT (1) | ATE82431T1 (ja) |
| DE (1) | DE3782552T2 (ja) |
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