JPS63185055A - 半導体基板を有する回路素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は半導体基板を有する回路素子、更に詳しぐ言え
ば、電界効果トランジスタや、インピーダンス回路を半
導体基板上に形成した回路素子の構成、特に金属導体間
に発生する不要容量の低減に関するものである。

〔従来の技術〕

半導体基板上にトランジスタのような能動素子。

インダクタンスのようなインピーダンス回路作るアクテ
ィブ素子形成し集積回路を構成することはよく知られて
いる。

〔発明が解決しようとする問題点〕

従来系積回路の高周波回路への適用、高性化に対して、
各部の寸法の縮小化により対応して米た。

しかしながらｈ　ＧａＡｓ半導体等基板等では誘電率が
高いため、各都電極間の静電容量が無視できなくなって
来た。

従来浮遊容量の対策として回路的な方法がとられていた
が、回路の小形化を目的とする集積回路に浮遊容量の対
策のための回路を付加することは望ましくない。

従って１本発明は回路は変更せず、簡単に電極あるいは
導体間の浮遊容量を低減する回路素子を実現することで
ある。

〔問題点を解決するための手段〕

本発明は電極間、あるいは導体間が狭く、その間の浮遊
容量が問題となる間隙直下の半導体基板に溝を設けるこ
とによって回路素子を構成し念。

〔作用〕

例えば、電界効果トランジスタ自体は小さくできても、
ゲート電極、ソース電極等の電極は外部との接続端子と
して比較的大きな導体で構成される。そのため、形状的
には電極は分離されているが誘電率の高い半導体基板で
は浮遊容量が大きくなるが１本発明では上記基板上の上
記電極間に位置する部分に溝が形成するため容量値は著
しく低減される。電界効果トランジスタに限らず、他の
能動素子の電極、あるいは分離すべき導体で形成される
インダクタンス回路素子の受動素子についても同様の効
果ｔ−Ｗする。

〔実施例〕

第１図は５本発明による回路素子−実施例で、電界効果
トランジスタの斜視図を示す。第１図において、１は半
絶縁性半導体基板、２Ｆｉゲート電極、３はドレイン電
極、４．４’はソース電極。

５．５′はエツチング等により表面から１の半絶縁性半
導体基板を削り取った溝である。第２図は。

第１図のゲート電極２．ソース電極４，４′部分の断面
図で、２のゲート電極４，４′のソース電極との間の半
絶縁性半導体基板１を表面からエツチング等により表面
から削シ取った溝５，５′が設けられている。この、エ
ツチング等によす表面から削り取る半絶縁性半導体基板
１の溝５．５′の深さｔは、靜を容量の低減率によって
央足される。

第１図、第２図に示した本発明による電界効果トランジ
スタの一実施例構造寸法、物理定数は。

ＱａＡｓ半絶縁性半導体基板１の誘電率が１２．５、ゲ
ー）１１１極２とソース電極４，４′の間隔が１０μｍ
、エツチング等により表面から削り取った半絶縁性半導
体基板上の溝５，５′の幅Ｗが８μｍ。

溝の長さが１４０μｍ、電界効果トランジスタを構成す
るチップ形状が１００μｍ　、半絶縁性半導体基板１の
厚みが４５０μｍである。

第３図は、第１図、第２図に示した一実施例による静電
容量の低減傾向と、エツチング等により半絶縁性半導体
基板を削り取った溝の深さｔとの関係を示したものであ
る。ｉ＠３図に示したように、ゲート電極２とソース電
極４，４′の間の半絶縁性半導体基板１を表面から１０
０μｍ削り取ると、静電容量は２４ｆＦから６ｆＦに低
減し、低減率は約７５％でめった。

第４図は本発明による回路素子の他の実施例で。

インダクタンス素子の斜視図である。第１図において、
１は半絶縁性半導体基板、６はスパイラル状に形成した
金属導体、７はエツチング等により表面から１の半絶縁
性半導体基板を削シ取っ九溝である。第５図は、第１図
の断面図で、スパイラル状に形成した金属導体間６の半
絶縁性半導体基板１を表面力為らエツチング等により削
り取った溝７が設けられている。この、エツチング等に
ょシ表面から削り取る半絶縁性半導体基板１の溝７の深
さｔは、溝３０幅Ｗとスパイラル状に形成した金属導体
間に寄生する静電容量の低減率によって決定される。

第４図、第５図に示した本発明の薄膜インダクタンスの
一実施例での構造寸法、物理定数は、半絶縁性半導体基
板１の誘電率が１２．５．スパイラル状に形成した金属
導体７の幅Ｐが１０μｍ、スパイラル状に形成した金属
導体７０間隔ｑが１０μｍ、エツチング等によりスパイ
ラル状に形成した金属導体間の半絶縁性半導体基板ｌを
削り取った溝７の幅Ｗが８μｍ、薄膜インダクタンスを
構成するスパイラル状に形成した金属導体の外形りが６
００μｍ　、半絶縁性半導体基板１の厚みが４５０μｍ
でるる。

第６図は、第４図、第５図に示した実施例によるスパイ
ラル状に形成した金属導体６に寄生する静電容量の低減
傾向と、エツチング等によシスパイラル状に形成した金
属導体間の半絶縁性半導体基板１を削り取った溝７の深
さｔとの関係を示したものである。第６図に示し比よう
に、スパイラル状に形成した金属導体間の半絶縁性半導
体基板１′ｆｔ表面から２５μｍ削り取ると、静電容量
は５７ｆＦから３０ｆＦに減少し、約４７チの低減率で
めつ九。

第７図は、第４図、第５図に示し九実施例による薄膜イ
ンダクタンスの自己共振周波数の向上傾向と、エツチン
グ等によりスパイラル状に形成した金属導体間の半絶縁
性半導体基板１を削シ取った溝７の深さｔとの関係を示
したものでおる。スパイラル状に形成した金属導体間の
半絶縁性半導体基板１ｔ−エツチング等によフ表面から
削り取ることにより、インダクタンス値は変化せず、イ
ンダクタンスに寄生する静電容量だけが第６図に示した
ように変化するため、薄膜インダクタンスの自己共振周
波数は、半絶縁性半導体基板の溝７の深さｔが深くなる
にし九がって向上する。第７図に示したように、半絶縁
性半導体基板１を表面から２５μｍ削り取ると、自己共
振周波数は３．１ＧＨｚから４．１　Ｇ　ＨＺに向上し
、薄膜インダクタンスの使用限界周波数を約３２％向上
することができる。

〔発明の効果〕

本発明によれば、能動素子の電極間容量、インピーダン
ス素子の金属導体間の静電容量を極めて簡単に小さくす
ることができるので、高周波帯における利得の低下の少
ない増幅器、あるいは自己共振周波数の高い薄膜インダ
クタンスが実現でき。

優れ友効来がある。

【図面の簡単な説明】

第１図は本発明による回路素子の電界効果トランジスタ
の一実施例の斜視図、第２図は第１図の実施例の断面構
造を示す断面図、第３図は第１図の実施例による静電容
量の低減効果を示す結果を示す図、第４図は本発明によ
る回路素子のインダクタンス素子の実施例の斜視図、第
５図は第４図の実施例の断面図、第６図は第４図の実施
例における静電容量の低減効果を示す図、第７図は第４
図の＊ｍ例におけるインダクタンスによる自己共振周波
数の向上結果を示す図である。 １・・・半絶縁性半導体基板、２・・・ゲート電極、３
・・・ドレイン電極、４．４’　・・・ソース電極％５
１５’１７・・・エツチング等により半絶縁性半導体基
板を削り取った溝、６・・・スパイラル状金属導体。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に金属導体を形成する電気回路素子に
   おいて、上記金属導体の形態により金属導体間に間隙が
   形成される部分の少なくとも１部に容量抑圧のため上記
   基板の上記間隙部に溝を設けたことを特徴とする半導体
   基板を有する回路素子。 ２、第１項記載において、回路素子はインダクタンス素
   子で、上記金属導体はスパイラル形状であつて、上記溝
   は上記スパイラル形状の導体の間隙に設けられたことを
   特徴とする半導体基板を有する回路素子。 ３、第１項記載において、上記回路素子は電界効果トラ
   ンジスタであつて、上記金属導体は上記電界効果トラン
   ジスタのゲート電極とソース電極であつて、上記ゲート
   電極とソース電極の導体間の狭い間隔部であることを特
   徴とする半導体基板を有する回路素子。