JPS6318476A - 間引き回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、指示された間引き信号に基づいて、位相の
異なる複数のクロック信号のうちから所定のクロック信
号のみを選択して出力するクロック選択部と、原データ
を、上記位相の異なる複数のクロック信号に対応づけて
時分割的にシリアルのデータとして順次生成・出力する
データ生成部と、このシリアルのデータのうち、クロッ
ク選択部から出力されたクロック信号に対応するものの
みを順次格納するシリアルパラレルレジスタとを設け、
このシリアルパラレルレジスタに順次格納された間引き
後のデータを出力するようにしている。

〔産業上の利用分野〕

本発明は、原データから指定したビットを間引く間引き
回路に関するものである。

〔従来の技術〕

スキャナーを用いて原稿を走査してイメージデータを生
成し、この生成したイメージデータを縮小してディスプ
レイ上に表示などする場合、原データの間引きを行う必
要がある。この間引きを行う場合、第４図（イ）に示す
原イメージデータの画素位置例えば（２，２）から半分
に間引いた後の画素データの位置（１，１）を第４図（
ロ）に示すように座標計算していた。

また、第５図に示すように、原データおよび間引きパタ
ーンをシフトレジスタ１１−１．１１−２に夫々格納し
、シフト制御部１２の制御の下で順次当該シフトレジス
タ１１−２から出力された値が例えば１２の時に、シフ
トレジスタ１１−１から出力された原データの値を出力
するように出力側？■部１３が制御していた。

〔発明が解決しようとする問題点〕

従来の第４図に示すような座標計算を行って間引いたの
では、座標計算のために多くの時間が必要となってしま
うと共に、座標計算を行うための複雑な回路が必要とな
ってしまうという問題点があった。

また、第５図に示すようなシフトレジスタ１１−１．１
１−２を用いて間引きを行ったのでは、原理「りを格納
するシフトレジスタ１１−１と、この原データのビット
数に等しいビット数を持つ間引きパターンを格納するシ
フトレジスタ１１−２とが必要となってしまい、構成が
煩雑となってしまうという問題点があった。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するために、指示された間
引き信号に基づいて、位相の異なる複数のクロック信号
のうちから所定のクロック信号のみを選択して出力する
クロック選択部と、原データを、上記位相の異なる複数
のクロック信号に対応づけて時分割的にシリアルのデー
タとして順次生成・出力するデータ生成部と、このシリ
アルのデータのうち、クロック選択部から出力されたク
ロック信号に対応するもののみを順次格納するシリアル
パラレルレジスタとを設け、このシリアルパラレルレジ
スタに順次格納された間引き後のデータを出力するよう
にしている。

第１図は本発明の原理構成図を示す０図中、クロック選
択部１は、位相の異なる複数のクロック信号Ｃ６ないし
Ｃ７のうち、間引き信号Ｂ０ないしＢ、によって指定さ
れたもののみを選択して出力するものである。

データ生成部２は、入力データＩＤ、ないしＩＤ７を、
位相の異なる複数のクロック信号に対応した信号Ｃ０゜
ないしＣｌ１ｍに基づいて、シリアルなデータＤ□を生
成するものである。

Ｓ／Ｐ　（シリアルパラレル）レジスタ３は、クロック
Ｃ□によって、シリアルのデータＤ、、のうち所定のも
のを順次格納してパラレルの出力データＯＤ　ａないし
ＯＤ、を出力するものである。

カウンタ４は、クロックＣｓｐを計数してＳ／Ｐレジス
タ３に有為なデータが格納されたことを表すものである
。

〔作用〕

第１図に示す構成を採用し、間引き信号Ｂ、ないしＢ、
をクロック選択部１に供給すると、クロック選択部１は
、間引き信号Ｂ０ないしＢＩによって指示された位相の
クロック信号Ｃ０ないしＣ７をクロック信号Ｃｆ１ｌと
してＳ／Ｐレジスタ３およびカウンタ４に供給する。こ
の時、Ｓ／Ｐレジスタ３には、入力データＩＤ、ないし
ＩＤ、を信号Ｃ９゜ないしＣ０によって順次シリアルの
データＤ１．に変換したものが供給されているため、ク
ロ７り信号Ｓｉｔとして供給された位相に対応するもの
のみがデータＤ１から抽出される態様で順次Ｓ／Ｐレジ
スタ３に格納され、出力データＯＤ　ｏないしＯＤ、と
して出力される。この出力データＯＤ０ないし００．が
全て有為なデータになったことは、クロック信号ＳＳ、
を計数するカウンタ４からのセント信号Ｂ　ＳＥＴによ
って判別することができる。

以上のように、間引き信号Ｂ０ないしＢ、によって指示
された位相のクロック信号Ｃ１，を選択してＳ／Ｐレジ
スタ３に供給し、クロック信号に同期した態様のシリア
ルの入力データ中から当該指示された位相のクロック信
号Ｃ３，に対応するもののみを順次格納して出力データ
ＯＤ、ないしＣＤ７を生成して出力することにより、簡
単な回路構成を用いて入力データの間引きを行うことが
可能となる。

〔実施例〕

次に、第２図および第３図を用いて入力データが４ビツ
トの場合の実施例構成および動作を詳細に説明する。

第２図において、図中クロック選択部１は、既述したよ
うに、位相の異なる複数のクロック信号Ｃ０ないしＣ３
のうち、間引き信号Ｂ０およびＢ、によって指定された
もののみを選択して出力するものである。詳述すれば、
デコード回路１−１は指示した間引き信号Ｂｅ　、Ｂ＋
をデコードして生成した選択信号Ｓ、ないしＳ、を夫々
論理積回路１−２ないし１−５の一端に供給する。これ
により、論理積回路１−２ないし１−５の他の入力端に
供給された位相の異なるクロック信号Ｃ０ないしＣ１の
うち、Ｈレベルの選択信号Ｓ０ないしＳｓが供給された
ものが、論理和回路１−６を介してクロック信号Ｃ□と
して出力される。このクロッ゛りｉ＝号ｃｓｐは、Ｓ／
Ｐレジスタ３およびカウンタ４に供給される。

データ生成部２は、既述したように、４ビツト分の入力
データＩＤ、ないしＩＤ３を、位相の異なる４個のクロ
ック信号Ｃ０ないしＣ３に対応した信号Ｃ９゜ないしＣ
１に基づいて、シリアルな時分割した態様のデータＤ１
．を生成するものである。

詳述すると、入力データＩＤＯないしＩＤｈは、クロッ
ク信号ＣＦＦによってＦＦＯないしＦＦｊに保持される
。このＦＦ、ないしＦＦ２に保持された入力データＩＤ
ａないしＩＤ、は、論理積回路２−１ないし２−４の１
の入力端に供給される。

他の入力端には、クロック信号Ｃ６ないしＣ１に同期し
た態様の信号Ｃ９゜ないしＣ０が供給されている。そし
て、この論理積回路２−１ないし２−４から出力された
各信号は、論理和回路２−５によって時分割した態様の
シリアルのデータＤ０に変換され、Ｓ／Ｐレジスタ３に
供給される。

Ｓ／Ｐレジスタ３は、既述したように、クロック信号Ｃ
，，を用いて、シリアルのデータＤ０のうち所定のもの
を順次格納してパラレルの出力データＯＤ、ないしＯＤ
、を出力するものである。この出力データＯＤ、ないし
ＯＤ、ｌの有為性は、カウンタ４によってクロック信号
Ｃ□が４個計数された時に出力されるセット信号Ｂ　Ｓ
ａｔによって判別できる。

次に、第３図に示すタイムチャートを用いて第２図図示
構成の動作を更に詳細に説明する。

第３図図中Ｃ□は、入力データＩＤ、ないし■Ｄｚをラ
ンチするクロック信号を示す０図中に実線を用いた終端
（パルスの立ち下がりの部分）で入力データＩＤａない
しＩＤ、が夫々フリップフロップＦＦｏないしＦＦ３に
よってラッチされる。

図中Ｃ０ないしＣ１は、位相の異なる４個のクロック信
号を示す。

図中Ｓ、ないしＳ、は、間引き信号Ｂ６　、Ｂ。

をデコード回路１−１を用いてデコードした選択信号を
夫々示す、この場合には、ＳｏおよびＳ２がＨレベルで
ある。

図中Ｃ３，は、クロック選択部１から出力されて、Ｓ／
’Ｐレジスタ３およびカウンタ４に供給されるクロック
信号を示す。このクロック信号Ｃ□は、選択信号Ｓｏ　
、Ｓｔによって選択されたクロック信号Ｃｏ、Ｃｚから
構成されている。

図中ＩＤ、ないし１０３は、入力データを示す。

図中ＦＦ、ないしＦＦ、は、データ生成部２を構成する
フリップフロップＦＦＯないしＦＦ、によって保持され
る入力データの状態を示す０図中前半の入力データ■Ｄ
０ないしＩＤ２は、′１１００”、後半のものは、“０
０１１”である。

図中ＣＤ、ないしＣＤ、は、データ生成部２を構成する
論理積回路２−１ないし２−４に供給する信号を示す、
これは、クロック信号Ｃ０ないしＣ１に夫々対応するも
のである。

図中Ｄ０は、既述したように、データ生成部２から出力
されて、Ｓ／Ｐレジスタ３に入力されるシリアルの入力
データを示す。

図中ＯＤ、ないしＯＤ３は、Ｓ／Ｐレジスタ３によって
順次格納されて出力される出力データを示す０図中縦方
向の矢印の始点の部分のクロック信号Ｃ８，によゲζ矢
印の中間に黒丸を付した部分のフリップフロップＦＦ、
ないしＦＦｉのデータがＳ／Ｐレジスタ３によって順次
格納され、図示のような出力データＯＤ６ないしＯＤｉ
として出力される。

図中Ｂ　ＳＥＴは、セント信号であって、Ｓ／Ｐレジス
タ３の出力データ００．ないしＯＤ３が全て存為なもの
であるか否かを表すものである。これは、カウンタ４を
用いてクロック信号Ｃ１を４個計数した時に、出力され
るものである。

以上のように、間引き信号Ｂ６、ＢＩによって指示され
た位相のクロック信号Ｃ１，を選択してＳ／Ｐレジスタ
３に供給し、クロック信号に同期したａ様のシリアルの
入力データ“１１００”および“００１１”から当該指
示された位相のクロ７り信号Ｃ３，に対応するもののみ
を順次格納して出力データＯＤ、ないしＯＤ、（“１０
０１’）を生成して出力することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、指示された間引
き信号に基づいて、位相の異なる複数のクロック信号の
うちから所定のクロック信号のみを選択して出力するク
ロック選択部と、原データを、上記位相の異なる複数の
クロック信号に対応づけて時分割的にシリアルのデータ
として順次生成・出力するデータ生成部と、このシリア
ルのデータのうち、クロック選択部から出力されたクロ
ック信号に対応するもののみを順次格納するシリアルパ
ラレルレジスタとを設け、このシリアルパラレルレジス
タに順次格納された間引き後のデータを出力する構成を
採用しているため、簡単な構成を用いて入力データの間
引きを行うことができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図は第２図図示構成の動作タイムチャー
ト、第４図は従来の座標計算による間引き概念説明図、
第５図は従来のシフトレジスタを使用した間引き概念説
明図を示す。 図中、１はクロック選択部、２はデータ生成部、３はＳ
／Ｐレジスタ、４はカウンタを表す。

Claims (1)

1. 【特許請求の範囲】 原データから所定のビットを間引く間引き回路において
   、 指示された間引き信号に基づいて、位相の異なる複数の
   クロック信号のうちから所定のクロック信号のみを選択
   して出力するクロック選択部（１）と、原データを、上
   記位相の異なる複数のクロック信号に対応づけて時分割
   的にシリアルのデータとして順次生成・出力するデータ
   生成部（２）と、このデータ生成部（２）から出力され
   たシリアルのデータのうち、上記クロック選択部（１）
   から出力されたクロック信号に対応するもののみを順次
   格納するシリアルパラレルレジスタ（３）とを備え、こ
   のシリアルパラレルレジスタ（３）に順次格納された間
   引き後のデータを出力するよう構成したことを特徴とす
   る間引き回路。