JPS6318363B2 - - Google Patents
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- JPS6318363B2 JPS6318363B2 JP55000513A JP51380A JPS6318363B2 JP S6318363 B2 JPS6318363 B2 JP S6318363B2 JP 55000513 A JP55000513 A JP 55000513A JP 51380 A JP51380 A JP 51380A JP S6318363 B2 JPS6318363 B2 JP S6318363B2
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- JP
- Japan
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- voltage
- diode bridge
- circuit
- current
- output
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/02—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general by means of diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
Description
【発明の詳細な説明】
本発明は出力信号の振幅を制限する振幅制限回
路に関する。
路に関する。
振幅制限回路は、出力信号の振幅を所定範囲内
に制限するものであり、用途に応じてリミツタ回
路或いはスライス回路と呼ばれている。第１図
は、従来の典型的な振幅制限回路の回路図であ
る。所定電圧即ち制限電圧を、例えば、上限及び
下限電圧を夫々＋V1及び−V2として、夫々ダイ
オード１０及び１２の一端に印加する。入力端子
２を介して信号源（図示せず）から印加される入
力信号電圧Vi（例えば、第２図Ａに示す三角形）
が振幅制限内、即ち−V2＜Vi＜＋V1であれば、
ダイオード１０及び１２は共にオフであり、入力
信号は抵抗器１４を介して出力端子６に達する。
一方、＋V1＜Viであればダイオード１０のみがオ
ンするので出力電圧は上限の所定値V1にクラン
プされ、Vi＜−V2であれば、今度は、ダイオー
ド１２のみがオンして出力電圧は−V2にクラン
プされる（第２図Ｂ参照）。
に制限するものであり、用途に応じてリミツタ回
路或いはスライス回路と呼ばれている。第１図
は、従来の典型的な振幅制限回路の回路図であ
る。所定電圧即ち制限電圧を、例えば、上限及び
下限電圧を夫々＋V1及び−V2として、夫々ダイ
オード１０及び１２の一端に印加する。入力端子
２を介して信号源（図示せず）から印加される入
力信号電圧Vi（例えば、第２図Ａに示す三角形）
が振幅制限内、即ち−V2＜Vi＜＋V1であれば、
ダイオード１０及び１２は共にオフであり、入力
信号は抵抗器１４を介して出力端子６に達する。
一方、＋V1＜Viであればダイオード１０のみがオ
ンするので出力電圧は上限の所定値V1にクラン
プされ、Vi＜−V2であれば、今度は、ダイオー
ド１２のみがオンして出力電圧は−V2にクラン
プされる（第２図Ｂ参照）。
さて、ダイオード１０又は１２がオンすると、
抵抗器１４を介して信号源に電流（第２図Ｃの
IR）が流れるので、信号波形の歪等の悪影響が発
生する。ところで、ダイオード１０及び１２の浮
遊容量をCd、抵抗器１４の抵抗値をＲとすれば、
第１図の回路の時定数τは、 τ＝2RCd である。更に、出力端子６とアース間の負荷の容
量をCLとすれば、 τ＝Ｒ（2Cd＋CL） となる。したがつて、電流IRを小さくして信号源
への悪影響を軽減するために抵抗値Ｒを大きくす
れば、時定数が大きくなるので周波数特性が悪化
する。逆に、周波数特性を高めようとすれば、
（即ち、Ｒを小さくする）、信号源への影響が増大
するという問題があつた。
抵抗器１４を介して信号源に電流（第２図Ｃの
IR）が流れるので、信号波形の歪等の悪影響が発
生する。ところで、ダイオード１０及び１２の浮
遊容量をCd、抵抗器１４の抵抗値をＲとすれば、
第１図の回路の時定数τは、 τ＝2RCd である。更に、出力端子６とアース間の負荷の容
量をCLとすれば、 τ＝Ｒ（2Cd＋CL） となる。したがつて、電流IRを小さくして信号源
への悪影響を軽減するために抵抗値Ｒを大きくす
れば、時定数が大きくなるので周波数特性が悪化
する。逆に、周波数特性を高めようとすれば、
（即ち、Ｒを小さくする）、信号源への影響が増大
するという問題があつた。
この問題を解決するために第３図に示す回路が
提案されている。スイツチ手段２２及び２４は
夫々の一端に、任意の所定電圧＋V1及び−V2が
印加される電圧維持手段である。信号源（図示せ
ず）からの入力信号電圧Viは、入力端子２を介
して、スイツチ手段２０、比較器２６の非反転入
力端、比較器２８の反転入力端に印加される。比
較器２６及び２８の夫々の他の入力端には、図示
のように、所定電圧＋V1及び−V2が印加されて
いる。尚、比較器２６及び２８の入力インピーダ
ンスは非常に高いので、信号源への影響は無視で
きる。
提案されている。スイツチ手段２２及び２４は
夫々の一端に、任意の所定電圧＋V1及び−V2が
印加される電圧維持手段である。信号源（図示せ
ず）からの入力信号電圧Viは、入力端子２を介
して、スイツチ手段２０、比較器２６の非反転入
力端、比較器２８の反転入力端に印加される。比
較器２６及び２８の夫々の他の入力端には、図示
のように、所定電圧＋V1及び−V2が印加されて
いる。尚、比較器２６及び２８の入力インピーダ
ンスは非常に高いので、信号源への影響は無視で
きる。
さて、入力信号電圧Viが、−V2＜Vi＜＋V1で
あれば、比較器２６及び２８の出力は共に「０」
なのでオア回路３０の出力も「０」であり、スイ
ツチ手段２０は閉じたまゝである。一方、比較器
２６，２８に夫々制御されるスイツチ手段２２，
２４は、比較器の出力が「０」のときは開状態で
あり、比較器の出力が「１」となると閉状態にな
る。したがつて、−V2＜Vi＜＋V1の場合は、ス
イツチ手段２０により入出力端間が接続され、ス
イツチ手段２２及び２４はオフである。
あれば、比較器２６及び２８の出力は共に「０」
なのでオア回路３０の出力も「０」であり、スイ
ツチ手段２０は閉じたまゝである。一方、比較器
２６，２８に夫々制御されるスイツチ手段２２，
２４は、比較器の出力が「０」のときは開状態で
あり、比較器の出力が「１」となると閉状態にな
る。したがつて、−V2＜Vi＜＋V1の場合は、ス
イツチ手段２０により入出力端間が接続され、ス
イツチ手段２２及び２４はオフである。
次に、＋V1＜Viとなると、比較器２６の出力が
「１」となるので、スイツチ手段２０，２２は
夫々オフ及びオン（スイツチ手段２４はオフ）と
なるので、出力端子６は入力端子２から切り離さ
れ、出力端子６の電圧は＋V1に維持される。Vi
＜−V2の場合には、比較器２８の出力が「１」
となり、スイツチ手段２０，２４が夫々オフ及び
オン（スイツチ手段２２はオフ）となる。したが
つて、出力端子６は同様に入力端子２から切り離
されて、出力端子６の電圧は−V2に維持される。
尚、比較器２６，２８及びオア回路３０は、制御
手段を構成する。
「１」となるので、スイツチ手段２０，２２は
夫々オフ及びオン（スイツチ手段２４はオフ）と
なるので、出力端子６は入力端子２から切り離さ
れ、出力端子６の電圧は＋V1に維持される。Vi
＜−V2の場合には、比較器２８の出力が「１」
となり、スイツチ手段２０，２４が夫々オフ及び
オン（スイツチ手段２２はオフ）となる。したが
つて、出力端子６は同様に入力端子２から切り離
されて、出力端子６の電圧は−V2に維持される。
尚、比較器２６，２８及びオア回路３０は、制御
手段を構成する。
このように、振幅制限の場合には出力端を入力
端（信号源）から切り離し、出力端に所定電圧を
印加して維持することによつて、第１図に示す従
来例のような信号源への悪影響を除去している。
又、この回路は時定数τを小さくできるので、ス
イツチ手段２０，２２及び２４をダイオード・ブ
リツジ等の高速スイツチ手段とすれば広帯域の振
幅制限回路を得ることができる。しかし、第３図
に示す回路では、上限及び下限用比較器、スイツ
チ手段及びこれらのスイツチ手段を比較器の出力
で制御する制御手段を独立した素子で夫々構成し
ているので、回路構成が複雑である。
端（信号源）から切り離し、出力端に所定電圧を
印加して維持することによつて、第１図に示す従
来例のような信号源への悪影響を除去している。
又、この回路は時定数τを小さくできるので、ス
イツチ手段２０，２２及び２４をダイオード・ブ
リツジ等の高速スイツチ手段とすれば広帯域の振
幅制限回路を得ることができる。しかし、第３図
に示す回路では、上限及び下限用比較器、スイツ
チ手段及びこれらのスイツチ手段を比較器の出力
で制御する制御手段を独立した素子で夫々構成し
ているので、回路構成が複雑である。
したがつて、本発明の目的は、入力端子に接続
した信号源への影響が少なく、周波数特性が良好
であり、構成の簡単な振幅制限回路を提供するこ
とである。
した信号源への影響が少なく、周波数特性が良好
であり、構成の簡単な振幅制限回路を提供するこ
とである。
第４図は、本発明の第１実施例を示す回路図で
ある。所定電圧＋V1及び−V2は、夫々PNP及び
NPNトランジスタ（以下TRとする）６０及び
６２のベース電圧であり、電圧源VCC及び−VEE、
抵抗器６６，６８，７０の抵抗値、で定まる。
尚、ダイオード４８及び５０の電圧降下は、夫々
TR６０及び６２のベース・エミツタ間電圧で補
償される。又、TR４０及び５４、分圧器（抵抗
器３２〜３６）及び抵抗器３８及び５６は、２個
の電流源を構成する。入力信号電圧Viが−V2＜
Vi＜＋V1、即ち、制限振幅内ならば、電流源TR
４０からの電流は、ダイオード４４〜５０で構成
されるダイオード・ブリツジの高速スイツチ手段
５１、他の電流源TR５４、及び抵抗器５６を流
れる。即ち、スイツチ手段５１はオンであり、
TR６０及び６２は共に逆バイアスなのでオフで
ある。したがつて、入力端子２は、スイツチ手段
５１を介して、出力端子６と接続しているので、
入力信号電圧Viは直接出力側に現われる。抵抗
器３８を流れる電流と、抵抗器５６を流れる電流
は等しくしてある。また、ダイオード・ブリツジ
５１のダイオード４４及び５０の共通接続点が第
１制御端になり、ダイオード４６及び４８の共通
接続点が第２制御端となる。
ある。所定電圧＋V1及び−V2は、夫々PNP及び
NPNトランジスタ（以下TRとする）６０及び
６２のベース電圧であり、電圧源VCC及び−VEE、
抵抗器６６，６８，７０の抵抗値、で定まる。
尚、ダイオード４８及び５０の電圧降下は、夫々
TR６０及び６２のベース・エミツタ間電圧で補
償される。又、TR４０及び５４、分圧器（抵抗
器３２〜３６）及び抵抗器３８及び５６は、２個
の電流源を構成する。入力信号電圧Viが−V2＜
Vi＜＋V1、即ち、制限振幅内ならば、電流源TR
４０からの電流は、ダイオード４４〜５０で構成
されるダイオード・ブリツジの高速スイツチ手段
５１、他の電流源TR５４、及び抵抗器５６を流
れる。即ち、スイツチ手段５１はオンであり、
TR６０及び６２は共に逆バイアスなのでオフで
ある。したがつて、入力端子２は、スイツチ手段
５１を介して、出力端子６と接続しているので、
入力信号電圧Viは直接出力側に現われる。抵抗
器３８を流れる電流と、抵抗器５６を流れる電流
は等しくしてある。また、ダイオード・ブリツジ
５１のダイオード４４及び５０の共通接続点が第
１制御端になり、ダイオード４６及び４８の共通
接続点が第２制御端となる。
第４図において、入力信号電圧Viが所定電圧
＋V1を越えると、TR６０がオンとなりダイオー
ド４４は逆バイアスされるのでオフとなる。した
がつて、TR４０のエミツタ電流が、TR６０、
抵抗器５６の直列回路に分流する。この分流によ
つて、抵抗器５６とTR５４のエミツタの接続点
の電位が僅か上昇して遂にTR５４はオフとな
り、この電流源は非動作状態になる。したがつ
て、ダイオード４６及び４８もオフとなり、出力
端子６は入力端子２から分離されると同時に、ダ
イオード５０を介して所定電圧＋V1が出力端子
６に現われる。
＋V1を越えると、TR６０がオンとなりダイオー
ド４４は逆バイアスされるのでオフとなる。した
がつて、TR４０のエミツタ電流が、TR６０、
抵抗器５６の直列回路に分流する。この分流によ
つて、抵抗器５６とTR５４のエミツタの接続点
の電位が僅か上昇して遂にTR５４はオフとな
り、この電流源は非動作状態になる。したがつ
て、ダイオード４６及び４８もオフとなり、出力
端子６は入力端子２から分離されると同時に、ダ
イオード５０を介して所定電圧＋V1が出力端子
６に現われる。
一方、Vi＜−V2の場合も、上と同様に考える
ことができる。この場合は、ダイオード４６がオ
フして、TR６２がオンする。TR６２のオンに
よつて、TR４０がオフし（電流源が非動作状態
になり）、ダイオード４４及び５０がオフする。
即ち、入出力端子２及び６は切り離されて、所定
添圧−V2が、ダイオード４８を介して出力端子
６に現われる。
ことができる。この場合は、ダイオード４６がオ
フして、TR６２がオンする。TR６２のオンに
よつて、TR４０がオフし（電流源が非動作状態
になり）、ダイオード４４及び５０がオフする。
即ち、入出力端子２及び６は切り離されて、所定
添圧−V2が、ダイオード４８を介して出力端子
６に現われる。
第５図は、本発明の第２実施例を示す回路図で
ある。尚、第４図と同一個所には同一番号を付し
てある。第５図の回路は、第４図の回路に、温度
補償用のダイオード８０，８２，９０，９２、可
変抵抗器８４、ダイオード４２，５２，８６，８
８を追加したものである。可変抵抗器８４はTR
４０及び５４を流れる電流を等しくするためのも
のであり、温度補償用ダイオード８０，８２，９
０，９２は夫々TR４０，５４，６０，６２のベ
ース・エミツタ間電圧の温度変化を補償するもの
である。ところで、出力端子６に、第６図Ａに示
すような電圧源を有する負荷が接続されている場
合、スイツチ手段５１がオフすると、端子６側に
電位VPが発生する場合がある。このような場合
に電位VPが＋V1以上又は−V2以下であれば、ダ
イオード４８及び５０はオフなので電圧維持手段
であるダイオード８６及び８８はVPを＋V1又は
−V2に維持する。ダイオード４２及び５２は、
スイツチ手段５１をオフに保つために挿入したも
のである。尚、第６図Ｂに示す接続の場合には、
第４図の場合と同様にダイオード４２，５２，８
６，８８は不要である。その他の回路動作は第４
図の実施例と同様なので説明を省く。
ある。尚、第４図と同一個所には同一番号を付し
てある。第５図の回路は、第４図の回路に、温度
補償用のダイオード８０，８２，９０，９２、可
変抵抗器８４、ダイオード４２，５２，８６，８
８を追加したものである。可変抵抗器８４はTR
４０及び５４を流れる電流を等しくするためのも
のであり、温度補償用ダイオード８０，８２，９
０，９２は夫々TR４０，５４，６０，６２のベ
ース・エミツタ間電圧の温度変化を補償するもの
である。ところで、出力端子６に、第６図Ａに示
すような電圧源を有する負荷が接続されている場
合、スイツチ手段５１がオフすると、端子６側に
電位VPが発生する場合がある。このような場合
に電位VPが＋V1以上又は−V2以下であれば、ダ
イオード４８及び５０はオフなので電圧維持手段
であるダイオード８６及び８８はVPを＋V1又は
−V2に維持する。ダイオード４２及び５２は、
スイツチ手段５１をオフに保つために挿入したも
のである。尚、第６図Ｂに示す接続の場合には、
第４図の場合と同様にダイオード４２，５２，８
６，８８は不要である。その他の回路動作は第４
図の実施例と同様なので説明を省く。
以上説明したように、本発明は、入力信号電圧
が上限電圧以上又は下限電圧以下になつた場合
に、入出力端間を遮断すると共に、出力端に上限
電圧又は下限電圧を供給する振幅制限回路であ
り、次のような効果を有する。即ち、(a)PNPト
ランジスタ６０が、上限電圧用比較機能、ダイオ
ード・ブリツジ５１遮断制限機能及び上限電圧供
給機能を兼備えていると共に、(b)NPNトランジ
スタ６２が、下限電圧用比較機能、ダイオード・
ブリツジ５１遮断制御機能及び下限電圧供給機能
を兼備えているので、構成が簡単であり、(c)ダイ
オード・ブリツジを利用してため動作が高速とい
う効果を有する。
が上限電圧以上又は下限電圧以下になつた場合
に、入出力端間を遮断すると共に、出力端に上限
電圧又は下限電圧を供給する振幅制限回路であ
り、次のような効果を有する。即ち、(a)PNPト
ランジスタ６０が、上限電圧用比較機能、ダイオ
ード・ブリツジ５１遮断制限機能及び上限電圧供
給機能を兼備えていると共に、(b)NPNトランジ
スタ６２が、下限電圧用比較機能、ダイオード・
ブリツジ５１遮断制御機能及び下限電圧供給機能
を兼備えているので、構成が簡単であり、(c)ダイ
オード・ブリツジを利用してため動作が高速とい
う効果を有する。
第１図は従来の振幅制限回路の回路図、第２図
は第１図の回路の動作を説明するため電圧及び電
流波形、第３図は他の従来の振幅制限回路の回路
図、第４図及び第５図は夫々本発明の第１及び第
２実施例を示す回路図、第６図は第５図の回路を
説明するための回路図である。 図中、３８及び４０は第１電流源、５１はダイ
オード・ブリツジ、５４及び５６は第２電流源、
６０はPNPトランジスタ、６２はNPNトランジ
スタを示す。
は第１図の回路の動作を説明するため電圧及び電
流波形、第３図は他の従来の振幅制限回路の回路
図、第４図及び第５図は夫々本発明の第１及び第
２実施例を示す回路図、第６図は第５図の回路を
説明するための回路図である。 図中、３８及び４０は第１電流源、５１はダイ
オード・ブリツジ、５４及び５６は第２電流源、
６０はPNPトランジスタ、６２はNPNトランジ
スタを示す。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２制御端、入力端並びに出力端を
有するダイオード・ブリツジと、 エミツタが上記ダイオード・ブリツジの第１制
御端に接続し、ベースに上限電圧が加えられる
PNPトランジスタと、 エミツタが上記ダイオード・ブリツジの第２制
御端に接続し、下限電圧がベースに加えられる
NPNトランジスタと、 該NPNトランジスタのコレクタ電流により動
作及び非動作が制御され、動作状態において所定
電流を上記ダイオード・ブリツジの第１制御端側
に出力する第１電流源と、 上記PNPトランジスタのコレクタ電流により
動作及び非動作状態が制御され、動作状態におい
て所定電流を上記ダイオード・ブリツジの第２制
御端側から入力する第２電流源とを具え、 上記ダイオード・ブリツジの入力端に供給され
た入力信号を上記上限及び下限電圧内に制限して
上記ダイオード・ブリツジの出力端から出力する
ことを特徴とする振幅制限回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51380A JPS5698012A (en) | 1980-01-09 | 1980-01-09 | Amplitude limiting circuit |
| US06/218,605 US4382198A (en) | 1980-01-09 | 1980-12-22 | Amplitude limiter circuit |
| GB8100229A GB2067042B (en) | 1980-01-09 | 1981-01-06 | Amplitude limiter circuit |
| FR8100420A FR2473728B1 (fr) | 1980-01-09 | 1981-01-07 | Circuit limiteur d'amplitude |
| CA000368019A CA1167115A (en) | 1980-01-09 | 1981-01-07 | Amplitude limiter circuit |
| DE19813100297 DE3100297A1 (de) | 1980-01-09 | 1981-01-08 | "amplitudenbegrenzerschaltung" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51380A JPS5698012A (en) | 1980-01-09 | 1980-01-09 | Amplitude limiting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698012A JPS5698012A (en) | 1981-08-07 |
| JPS6318363B2 true JPS6318363B2 (ja) | 1988-04-18 |
Family
ID=11475854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51380A Granted JPS5698012A (en) | 1980-01-09 | 1980-01-09 | Amplitude limiting circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4382198A (ja) |
| JP (1) | JPS5698012A (ja) |
| CA (1) | CA1167115A (ja) |
| DE (1) | DE3100297A1 (ja) |
| FR (1) | FR2473728B1 (ja) |
| GB (1) | GB2067042B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3218439A1 (de) * | 1982-05-15 | 1983-12-01 | kabelmetal electro GmbH, 3000 Hannover | Schaltungsanordnung fuer einen opto/elektrischen wandler |
| JPS59160314A (ja) * | 1983-03-03 | 1984-09-11 | Oki Electric Ind Co Ltd | 波形クランプ回路 |
| US4590394A (en) * | 1984-03-13 | 1986-05-20 | Motorola, Inc. | Signal processing circuit with voltage clamped input |
| US4752700A (en) * | 1985-01-31 | 1988-06-21 | Maxim Integrated Products, Inc. | Apparatus for pre-defining circuit characteristics |
| US4689499A (en) * | 1985-07-25 | 1987-08-25 | Honeywell Inc. | Universal current source and current sink sensor interface |
| JPS62130008A (ja) * | 1985-12-02 | 1987-06-12 | Victor Co Of Japan Ltd | リミッタ回路 |
| US4797569A (en) * | 1987-01-27 | 1989-01-10 | Maxim Integrated Products | Apparatus for pre-defining circuit characteristics |
| JPS6423604A (en) * | 1987-07-17 | 1989-01-26 | Fujitsu Ltd | Amplitude limiting circuit |
| US4859877A (en) * | 1988-01-04 | 1989-08-22 | Gte Laboratories Incorporated | Bidirectional digital signal transmission system |
| JPH01248812A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | デジタルクリップ回路 |
| US5206553A (en) * | 1988-06-17 | 1993-04-27 | Kabushiki Kaisha Toshiba | Clamping circuit |
| JPH01317077A (ja) * | 1988-06-17 | 1989-12-21 | Toshiba Corp | クランプ回路 |
| FI88562C (fi) * | 1989-09-19 | 1993-05-25 | Nokia Mobile Phones Ltd | Integrerad, av driftsspaenning oberoende dynamisk amplitudbegraensare |
| US5006734A (en) * | 1990-01-31 | 1991-04-09 | Hewlett-Packard Company | Bidirectional current limiting circuit |
| US5498985A (en) * | 1994-02-17 | 1996-03-12 | Fluke Corporation | Dual comparator trigger circuit for glitch capture |
| US5530398A (en) * | 1994-04-11 | 1996-06-25 | Rockwell International Corporation | Accurate reference generation technique valid during system power-up transients |
| JP3340250B2 (ja) * | 1994-08-17 | 2002-11-05 | 株式会社東芝 | バッファ回路 |
| US5926063A (en) * | 1997-05-08 | 1999-07-20 | Sony Corporation | Method of and apparatus for selectively engaging an internal trap filter and implementing an external trap filter through a single pin |
| US6271706B1 (en) * | 1998-01-22 | 2001-08-07 | Intel Corporation | Divided voltage de-coupling structure |
| DE10063917A1 (de) * | 2000-12-20 | 2002-06-27 | Elac Electroacustic Gmbh | Lautsprecher-Schaltung |
| US6664841B1 (en) * | 2001-03-23 | 2003-12-16 | Conexant Systems, Inc. | Method and apparatus for conditioning an analog signal |
| US6541945B1 (en) * | 2001-12-13 | 2003-04-01 | National Semiconductor Corporation | Apparatus and method for sharing two or more amplifiers to an array of pass circuits in a regulator circuit |
| US6919751B2 (en) * | 2003-10-01 | 2005-07-19 | Texas Instruments Incorporated | Dynamic receiver clamp that is enabled during periods in which overshoot is likely |
| DE102008012809B4 (de) * | 2008-03-06 | 2009-11-26 | Infineon Technologies Ag | Potentialwandlerschaltung |
| CN105198940B (zh) * | 2015-10-19 | 2018-07-17 | 陕西科技大学 | 一种葡萄糖醛酸内酯制备工艺 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130557A (en) * | 1976-04-27 | 1977-11-01 | Chubu Hitachi Denki | Upper and lower transmission analog limiter device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3437836A (en) * | 1965-11-17 | 1969-04-08 | Westinghouse Electric Corp | Voltage adjustable limiter for operational elements |
| US3660681A (en) * | 1968-01-29 | 1972-05-02 | Automatic Elect Lab | Signal transmission system with a variable level clipping circuit |
| US3659117A (en) * | 1970-10-06 | 1972-04-25 | American Astrionics Inc | Track and hold apparatus |
| US3947776A (en) * | 1974-10-22 | 1976-03-30 | The United States Of America As Represented By The Secretary Of The Air Force | Inductive load driver with fast switching capability |
| DE2845841A1 (de) * | 1978-10-20 | 1980-04-30 | Siemens Ag | Schaltungsanordnung zur begrenzung von analogsignalen |
-
1980
- 1980-01-09 JP JP51380A patent/JPS5698012A/ja active Granted
- 1980-12-22 US US06/218,605 patent/US4382198A/en not_active Expired - Fee Related
-
1981
- 1981-01-06 GB GB8100229A patent/GB2067042B/en not_active Expired
- 1981-01-07 CA CA000368019A patent/CA1167115A/en not_active Expired
- 1981-01-07 FR FR8100420A patent/FR2473728B1/fr not_active Expired
- 1981-01-08 DE DE19813100297 patent/DE3100297A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130557A (en) * | 1976-04-27 | 1977-11-01 | Chubu Hitachi Denki | Upper and lower transmission analog limiter device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698012A (en) | 1981-08-07 |
| DE3100297C2 (ja) | 1987-07-23 |
| US4382198A (en) | 1983-05-03 |
| GB2067042B (en) | 1984-02-15 |
| DE3100297A1 (de) | 1981-12-24 |
| CA1167115A (en) | 1984-05-08 |
| FR2473728A1 (fr) | 1981-07-17 |
| GB2067042A (en) | 1981-07-15 |
| FR2473728B1 (fr) | 1985-12-20 |
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