JPS63173372A - 縦型ｍｏｓトランジスタの製造方法 - Google Patents
縦型ｍｏｓトランジスタの製造方法Info
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- JPS63173372A JPS63173372A JP62005664A JP566487A JPS63173372A JP S63173372 A JPS63173372 A JP S63173372A JP 62005664 A JP62005664 A JP 62005664A JP 566487 A JP566487 A JP 566487A JP S63173372 A JPS63173372 A JP S63173372A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、オン電圧、オン抵抗がともに低くかつ高速ス
イッチング特性を有する縦型ＭＯＳトランジスタに関す
る。
イッチング特性を有する縦型ＭＯＳトランジスタに関す
る。
Ｂ、従来の技術
第４図は、特開昭６０−１０６７７号に開示されている
従来の縦型ＭＯＳトランジスタを示す。
従来の縦型ＭＯＳトランジスタを示す。
第４図の縦型ＭＯ８）−ランジスタは、面方位（１００
）のＮ型高濃度基板１ａ上にＮ型低濃度エピタキシャル
層１ｂを形成して成るＮ型半導体基板１を備え、このＮ
型半導体基板１はＭＯＳトランジスタのドレインに供さ
れその裏面にドレイン電極配線２が形成されている。Ｎ
型半導体基板１中には、Ｐウェル領域３．Ｎ′″領域４
ａ。
）のＮ型高濃度基板１ａ上にＮ型低濃度エピタキシャル
層１ｂを形成して成るＮ型半導体基板１を備え、このＮ
型半導体基板１はＭＯＳトランジスタのドレインに供さ
れその裏面にドレイン電極配線２が形成されている。Ｎ
型半導体基板１中には、Ｐウェル領域３．Ｎ′″領域４
ａ。
４ｂ（符号４で代表する）およびＰ＋領域５が形成され
、Ｎ＋領域４はＭＯＳトランジスタのソース領域となり
、Ｐ１領域５はＰウェル領域３をＮ＋領域４と同電位に
するために形成されている。また、Ｎ型半導体基板１０
表面とＮ＋領域４の一部の表面とにゲート酸化膜６を介
してゲート電極７が配置され、このゲート電極７は層間
絶縁膜８によって覆われている。ゲート酸化膜６と接す
るＰウェル領域３の表面領域がチャネル領域９である。
、Ｎ＋領域４はＭＯＳトランジスタのソース領域となり
、Ｐ１領域５はＰウェル領域３をＮ＋領域４と同電位に
するために形成されている。また、Ｎ型半導体基板１０
表面とＮ＋領域４の一部の表面とにゲート酸化膜６を介
してゲート電極７が配置され、このゲート電極７は層間
絶縁膜８によって覆われている。ゲート酸化膜６と接す
るＰウェル領域３の表面領域がチャネル領域９である。
Ｐ＋領域５およびソース領域となるＮ′″領域４にはソ
ース電極配線１０が接続され、ゲート電極７にはゲート
電極配線１１が接続されている。またこの縦型ＭＯＳト
ランジスタにはチャネルリークを防止するためのチャネ
ルストッパ電極１２が設けられている。
ース電極配線１０が接続され、ゲート電極７にはゲート
電極配線１１が接続されている。またこの縦型ＭＯＳト
ランジスタにはチャネルリークを防止するためのチャネ
ルストッパ電極１２が設けられている。
このような構造の縦型ＭＯＳトランジスタでは、第５図
に示すように全稜角が１５０度以上にした多角形状の拡
散窓１２をゲート電極７に形成し、同一拡散窓１２から
２重拡散によってＰウェル領域３とＮ″″領域４を形成
する。これにより、四角形や六角形の拡散窓を用いて作
成した縦型ＭＯＳトランジスタと比べて、立上りが急峻
なりｃ ＩＤＳ特性（Ｖｃ ：ゲート電圧、Ｉｏｓニ
ドレイン、ソース間に流れる電流）を得ている。
に示すように全稜角が１５０度以上にした多角形状の拡
散窓１２をゲート電極７に形成し、同一拡散窓１２から
２重拡散によってＰウェル領域３とＮ″″領域４を形成
する。これにより、四角形や六角形の拡散窓を用いて作
成した縦型ＭＯＳトランジスタと比べて、立上りが急峻
なりｃ ＩＤＳ特性（Ｖｃ ：ゲート電圧、Ｉｏｓニ
ドレイン、ソース間に流れる電流）を得ている。
Ｃ０発明が解決しようとする問題点
しかしながら上述したような従来の縦型ＭＯＳトランジ
スタでは、チャネル領域９の表面の不純物濃度が、ソー
ス領域であるＮ＋領域４の端部からドレインであるＮ型
半導体基板１へ向がって横方向に指数関数的に減少する
ため、ゲート電圧の上昇とともにトレイン側からチャネ
ル領域９の表面に反転層形成が進行し、トレイン側がら
空乏層がソース領域４に接近する。オン電圧近くになる
と、この空乏層がソース空乏層と接触しパンチスルー電
流が流れるので、ｖｃ ＩＤＳ特性の立上りを横型Ｍ
ＯＳトランジスタはどまでは急峻なものにすることがで
きないという問題があった。
スタでは、チャネル領域９の表面の不純物濃度が、ソー
ス領域であるＮ＋領域４の端部からドレインであるＮ型
半導体基板１へ向がって横方向に指数関数的に減少する
ため、ゲート電圧の上昇とともにトレイン側からチャネ
ル領域９の表面に反転層形成が進行し、トレイン側がら
空乏層がソース領域４に接近する。オン電圧近くになる
と、この空乏層がソース空乏層と接触しパンチスルー電
流が流れるので、ｖｃ ＩＤＳ特性の立上りを横型Ｍ
ＯＳトランジスタはどまでは急峻なものにすることがで
きないという問題があった。
本発明は、ソース領域端部からドレイン領域にいたるチ
ャネル領域表面の不純物濃度分布を一定濃度領域を経た
後に指数関数的に減少させることで、ＶＧ ＩＤＳ特
性の立上りを急峻にすることの可能な縦型ＭＯＳトラン
ジスタを提供することを目的としている。
ャネル領域表面の不純物濃度分布を一定濃度領域を経た
後に指数関数的に減少させることで、ＶＧ ＩＤＳ特
性の立上りを急峻にすることの可能な縦型ＭＯＳトラン
ジスタを提供することを目的としている。
Ｄ１問題点を解決するための手段
一実施例を示す第１図により本発明を説明すると、本発
明に係る縦型ＭＯＳトランジスタは、第１の導電型の半
導体基板１と、この半導体基板内に設けられた第２の導
電型のウェル層２１と、ウエル層表面の端部に半導体基
板１に至るチャネル領域２４が形成されるように当該ウ
ェル層内に形成した第１の導電型のソース領域４と、こ
のソース領域４の一部の表面上およびチャネル領域２４
の表面上にゲート絶縁膜２２を介して形成されたゲート
電極２３とを備える。そして、上述の問題点は、チャネ
ル領域２４のうちソース領域４に接する側の所定範囲２
５の不純物濃度が一様となるようにウェル層内の不純物
濃度分布を設定して解決される。
明に係る縦型ＭＯＳトランジスタは、第１の導電型の半
導体基板１と、この半導体基板内に設けられた第２の導
電型のウェル層２１と、ウエル層表面の端部に半導体基
板１に至るチャネル領域２４が形成されるように当該ウ
ェル層内に形成した第１の導電型のソース領域４と、こ
のソース領域４の一部の表面上およびチャネル領域２４
の表面上にゲート絶縁膜２２を介して形成されたゲート
電極２３とを備える。そして、上述の問題点は、チャネ
ル領域２４のうちソース領域４に接する側の所定範囲２
５の不純物濃度が一様となるようにウェル層内の不純物
濃度分布を設定して解決される。
Ｅ１作用
ゲート電極２３に電圧を印加すると、ゲート電極２３の
直下のチャネル領域２４にソース領域ととは反対側の部
分からソース領域に向かって反転層が成長する。反転層
がウェル層２１内に形成された不純物濃度分布の一様な
領域２５に達すると、この領域２５の全面にわたって反
転層が瞬時にチャネル領域全面にわたって反転層か形成
されるごとになる。この結果、ソース領域４とトレイン
領域１とが電気的に接続されソース領域４とドレイン領
域１との間に電流が流れる。またチャネル領域２４の全
面にわたって反転層が形成されるまでドレイン側からの
空乏層はソース側の空乏層に接触することはないのでパ
ンチスルーによるリーク電流は流れない。これらのこと
からＶＧ−ＩＤ８特性の立上りが従来よりも急峻になる
。
直下のチャネル領域２４にソース領域ととは反対側の部
分からソース領域に向かって反転層が成長する。反転層
がウェル層２１内に形成された不純物濃度分布の一様な
領域２５に達すると、この領域２５の全面にわたって反
転層が瞬時にチャネル領域全面にわたって反転層か形成
されるごとになる。この結果、ソース領域４とトレイン
領域１とが電気的に接続されソース領域４とドレイン領
域１との間に電流が流れる。またチャネル領域２４の全
面にわたって反転層が形成されるまでドレイン側からの
空乏層はソース側の空乏層に接触することはないのでパ
ンチスルーによるリーク電流は流れない。これらのこと
からＶＧ−ＩＤ８特性の立上りが従来よりも急峻になる
。
Ｆ、実施例
以下、本発明の実施例を図面に基づいて説明する。
第１図は縦型ＭＯＳトランジスタの構成図、第２図は第
１図のＡ−Ａ″線に沿ったＰウェル領域の表面の不純物
濃度分布を示す図であり、第４図と同様の箇所には同一
符号を付し、その説明を省略する。
１図のＡ−Ａ″線に沿ったＰウェル領域の表面の不純物
濃度分布を示す図であり、第４図と同様の箇所には同一
符号を付し、その説明を省略する。
Ｎ型半導体基板１にはＰウェル領域２１が形成され、ま
たＮ型半導体基板１の上面にはゲート酸化膜６．ゲート
電極７と同様のゲート酸化膜２２゜ゲート電極２３が順
次に形成されている。ゲート酸化膜２２と接するＰウェ
ル領域２１の部分、すなわちＡ−Ａ’線で示す表面領域
がチャネル領域２４となる。Ｐウェル領域２１内の不純
物濃度分布は、斜線で示す領域２５内は一様で、領域２
５の端部からＮ型半導体基板１へ横方向に向かって指数
関数的に減少する。したがって、チャネル領域２４の濃
度分布も、第２図に実線で示すように領域２５の大半が
一様であり、領域２５の端部からＮ型半導体基板１へ横
方向に向けて指数関数的に減少する。なお、破線は第４
図に示した従来の縦型ＭＯＳトランジスタにおける同一
領域の不純物濃度分布を示している。
たＮ型半導体基板１の上面にはゲート酸化膜６．ゲート
電極７と同様のゲート酸化膜２２゜ゲート電極２３が順
次に形成されている。ゲート酸化膜２２と接するＰウェ
ル領域２１の部分、すなわちＡ−Ａ’線で示す表面領域
がチャネル領域２４となる。Ｐウェル領域２１内の不純
物濃度分布は、斜線で示す領域２５内は一様で、領域２
５の端部からＮ型半導体基板１へ横方向に向かって指数
関数的に減少する。したがって、チャネル領域２４の濃
度分布も、第２図に実線で示すように領域２５の大半が
一様であり、領域２５の端部からＮ型半導体基板１へ横
方向に向けて指数関数的に減少する。なお、破線は第４
図に示した従来の縦型ＭＯＳトランジスタにおける同一
領域の不純物濃度分布を示している。
このような構造の縦型ＭＯＳトランジスタの製造工程を
第３図（ａ）〜（ｅ）を用いて説明する。
第３図（ａ）〜（ｅ）を用いて説明する。
第３図（ａ）に示す工程では、面方位（１００）のシリ
コン単結晶からなるＮ型高濃度基板１ａ上にＮ型低濃度
エピタキシャル層１ｂを形成したＮ型半導体基板１を用
意し、このＮ型半導体基板１の表面に、厚さ５００人の
ＳｉＯ２からなるゲート酸化膜２２と図示しないが厚さ
７０００人の５ｉｎ２からなるフィールド絶縁膜を形成
し、さらにその上に厚さ２５００人で、ボロンをＩ Ｘ
１０”個／ｄ以上に添加したポリシリコンからなるゲ
ート電極２３を形成する。
コン単結晶からなるＮ型高濃度基板１ａ上にＮ型低濃度
エピタキシャル層１ｂを形成したＮ型半導体基板１を用
意し、このＮ型半導体基板１の表面に、厚さ５００人の
ＳｉＯ２からなるゲート酸化膜２２と図示しないが厚さ
７０００人の５ｉｎ２からなるフィールド絶縁膜を形成
し、さらにその上に厚さ２５００人で、ボロンをＩ Ｘ
１０”個／ｄ以上に添加したポリシリコンからなるゲ
ート電極２３を形成する。
次いで第３図（ｂ）に示す工程では、減圧ＣＶＤ法によ
り厚さ１０００人の下層ナイトライド膜３１．厚さ１μ
ｍの不純物無添加ポリシリコン３２．厚さ３００人の上
層ナイトライド膜３３をゲート電極２３上に形成する。
り厚さ１０００人の下層ナイトライド膜３１．厚さ１μ
ｍの不純物無添加ポリシリコン３２．厚さ３００人の上
層ナイトライド膜３３をゲート電極２３上に形成する。
次いで第３図（Ｃ）に示す工程では、多角形状の第１の
拡散窓３４を所定のマスクを用いて形成する。すなわち
上層ナイトライド膜３３上に所定のホトレジストを塗布
し、これをマスクとして光露光し、しかる後にドライエ
ツチングする。これにより上層ナイトライド膜３３．不
純物添加ポリシリコン３２．下層ナイトライド膜３１お
よびゲート電極２３は同一寸法にエツチングされて多角
形状の第１の拡散窓３４が形成される。次に、強アルカ
リエツチング液（例えばエチレンジアミンとピロカテコ
ールと水の混合液）で選択的に不純物無添加ポリシリコ
ン３２を横方向にエツチング−７＝ し、Ｐウェル領域２１形成用の第２の拡散窓３５を形成
する。
拡散窓３４を所定のマスクを用いて形成する。すなわち
上層ナイトライド膜３３上に所定のホトレジストを塗布
し、これをマスクとして光露光し、しかる後にドライエ
ツチングする。これにより上層ナイトライド膜３３．不
純物添加ポリシリコン３２．下層ナイトライド膜３１お
よびゲート電極２３は同一寸法にエツチングされて多角
形状の第１の拡散窓３４が形成される。次に、強アルカ
リエツチング液（例えばエチレンジアミンとピロカテコ
ールと水の混合液）で選択的に不純物無添加ポリシリコ
ン３２を横方向にエツチング−７＝ し、Ｐウェル領域２１形成用の第２の拡散窓３５を形成
する。
次いで第３図（ｄ）に示す工程では、熱リン酸によって
上層ナイトライド膜３３を選択的に除去したあと、第２
の拡散窓３５からイオン注入法によってボロンイオン３
６を２００ＫｅＶで加速しＮ型半導体基板１の表面に選
択的に添加する。
上層ナイトライド膜３３を選択的に除去したあと、第２
の拡散窓３５からイオン注入法によってボロンイオン３
６を２００ＫｅＶで加速しＮ型半導体基板１の表面に選
択的に添加する。
次いで第３図（ｅ）に示す工程では、不純物無添加ポリ
シリコン３２の全部を強アルカリ液で除去し、次いで下
層ナイトライド膜３１を熱リン酸で除去する。次いで、
１１００℃の温度下にてボロンイオン３６を拡散しＰウ
ェル領域２１を形成する。このときに第３図（ｄ）に示
す工程によって添加されたボロンイオン３６の濃度が一
定の領域２５がＰウェル領域２１内に形成される。
シリコン３２の全部を強アルカリ液で除去し、次いで下
層ナイトライド膜３１を熱リン酸で除去する。次いで、
１１００℃の温度下にてボロンイオン３６を拡散しＰウ
ェル領域２１を形成する。このときに第３図（ｄ）に示
す工程によって添加されたボロンイオン３６の濃度が一
定の領域２５がＰウェル領域２１内に形成される。
しかる後、たとえば特開昭６０−１０６７７号公報に開
示されている工程と同様の工程によって、Ｎ＋領域４．
Ｐ＋領域５２層間絶縁膜８．ソース電極配線１０．ゲー
ト電極配線１１．チャネルストッパ電極１２．ドレイン
電極配線２を形成して第１図に示すような縦型ＭＯＳト
ランジスタが作られる。
示されている工程と同様の工程によって、Ｎ＋領域４．
Ｐ＋領域５２層間絶縁膜８．ソース電極配線１０．ゲー
ト電極配線１１．チャネルストッパ電極１２．ドレイン
電極配線２を形成して第１図に示すような縦型ＭＯＳト
ランジスタが作られる。
このような構造の縦型ＭＯ８）−ランジスタでは、ゲー
ト電極２３にソース領域であるＮ＋領域４に対して電圧
を印加すると、チャネル領域２４には位置Ａ′の側から
位置Ａに向けて徐々に反転層が形成される。反転層が不
純物濃度分布の一様な領域２５に達すると、瞬時に領域
２５全面において反転層が形成され、ソース領域として
のＮ＋領域４とドレイン領域としてのＮ型半導体基板１
との間に急激に電流が流れる。また不純物濃度分布の一
様な領域２５が存在することによって、チャネル領域２
４の全領域に反転層が形成されるまでドレイン側からの
空乏層がソース側の空乏層に接触することがなくなりパ
ンチスルーによるリーク電流を阻止することができる。
ト電極２３にソース領域であるＮ＋領域４に対して電圧
を印加すると、チャネル領域２４には位置Ａ′の側から
位置Ａに向けて徐々に反転層が形成される。反転層が不
純物濃度分布の一様な領域２５に達すると、瞬時に領域
２５全面において反転層が形成され、ソース領域として
のＮ＋領域４とドレイン領域としてのＮ型半導体基板１
との間に急激に電流が流れる。また不純物濃度分布の一
様な領域２５が存在することによって、チャネル領域２
４の全領域に反転層が形成されるまでドレイン側からの
空乏層がソース側の空乏層に接触することがなくなりパ
ンチスルーによるリーク電流を阻止することができる。
このようなことから、立上りが急峻なりｃ−ＩＤＳ特性
の縦型ＭｏＳトランジスタが得られる。
の縦型ＭｏＳトランジスタが得られる。
Ｇ１発明の詳細
な説明したように本発明によれば、チャネル領域のソー
ス領域と接する側に不純物濃度分布の一様な領域を設け
ているので、ＶＧ−：［ｏｓ特性の立上りを急峻にする
ことができる。
ス領域と接する側に不純物濃度分布の一様な領域を設け
ているので、ＶＧ−：［ｏｓ特性の立上りを急峻にする
ことができる。
第１図は本発明の縦型ＭＯＳトランジスタの構成図、第
２図は第１図のＡ−Ａ’線に沿ったＰウェル領域の表面
の不純物濃度分布を示す図、第３図（ａ）〜（ｅ）は第
１図に示す縦型ＭｏＳトランジスタの製造工程を示す図
、第４図は従来の縦型ＭＯ８）−ランジスタの構成図、
第５図は第４図の縦型ＭｏＳトランジスタを形成する際
の拡散窓を示す図である。 １：Ｎ型半導体基板 ２１：Ｐウェル領域２２：ゲー
ト酸化膜 ２３：ゲート電極２４：チャネル領域 ２５：不純物濃度分布一様の領域 特許出願人 日産自動車株式会社 代理人弁理士 永 井 冬 紀 Ｃつ 憾
２図は第１図のＡ−Ａ’線に沿ったＰウェル領域の表面
の不純物濃度分布を示す図、第３図（ａ）〜（ｅ）は第
１図に示す縦型ＭｏＳトランジスタの製造工程を示す図
、第４図は従来の縦型ＭＯ８）−ランジスタの構成図、
第５図は第４図の縦型ＭｏＳトランジスタを形成する際
の拡散窓を示す図である。 １：Ｎ型半導体基板 ２１：Ｐウェル領域２２：ゲー
ト酸化膜 ２３：ゲート電極２４：チャネル領域 ２５：不純物濃度分布一様の領域 特許出願人 日産自動車株式会社 代理人弁理士 永 井 冬 紀 Ｃつ 憾
Claims (1)
- 第１の導電型の半導体基板と、この半導体基板内に設け
られた第２の導電型のウェル層と、ウェル層表面の端部
に前記半導体基板に至るチャネル領域が形成されるよう
に当該ウェル層内に形成した第１の導電型のソース領域
と、このソース領域の一部の表面上および前記チャネル
領域の表面上にゲート絶縁膜を介して形成されたゲート
電極とを備えた縦型ＭＯＳトランジスタにおいて、前記
チャネル領域のうち前記ソース領域に接する側の所定範
囲の不純物濃度が一様となるように前記ウェル層内の不
純物濃度分布を設定したことを特徴とする縦型ＭＯＳト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005664A JP2511010B2 (ja) | 1987-01-13 | 1987-01-13 | 縦型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005664A JP2511010B2 (ja) | 1987-01-13 | 1987-01-13 | 縦型ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63173372A true JPS63173372A (ja) | 1988-07-16 |
| JP2511010B2 JP2511010B2 (ja) | 1996-06-26 |
Family
ID=11617370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005664A Expired - Fee Related JP2511010B2 (ja) | 1987-01-13 | 1987-01-13 | 縦型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254969A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563876A (en) * | 1978-11-08 | 1980-05-14 | Sony Corp | Field-effect semiconductor device |
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS61281557A (ja) * | 1985-04-24 | 1986-12-11 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト半導体装置 |
-
1987
- 1987-01-13 JP JP62005664A patent/JP2511010B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563876A (en) * | 1978-11-08 | 1980-05-14 | Sony Corp | Field-effect semiconductor device |
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS61281557A (ja) * | 1985-04-24 | 1986-12-11 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254969A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2511010B2 (ja) | 1996-06-26 |
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