JPS63168046A - Ｃｍｏｓ装置 - Google Patents
Ｃｍｏｓ装置Info
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- JPS63168046A JPS63168046A JP61311831A JP31183186A JPS63168046A JP S63168046 A JPS63168046 A JP S63168046A JP 61311831 A JP61311831 A JP 61311831A JP 31183186 A JP31183186 A JP 31183186A JP S63168046 A JPS63168046 A JP S63168046A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業−にの利用分野〕
本発明はＣＭ ＯＳ装置、特に低温動作用のＣＭＯ８装
置に関する。
置に関する。
［従来の技術］
−ｍに、ＣＭ ＯＳ型半導体装置は低消費電力で高速動
作が可能なことから注「１されている。また、ＭＯＳ型
のトランジスタは、その物理的大きさを縮小していくと
高性能化することがスケーリング則として知られており
、また、電流を運搬するキャリアは、動作温度を低くし
ていくと、その移動度が大きくなり、■・ランジスタの
高性能化が図れることも知られている。そのために、近
年、微細（ヒしたＣＭＯＳデバイスを低温で動作させて
高性能化を図る試みが盛んに行われている。しかし、そ
こで用いられているデバイスは従来の室温で動作させて
いるデバイスを弔純に微細化しただけのものであった。
作が可能なことから注「１されている。また、ＭＯＳ型
のトランジスタは、その物理的大きさを縮小していくと
高性能化することがスケーリング則として知られており
、また、電流を運搬するキャリアは、動作温度を低くし
ていくと、その移動度が大きくなり、■・ランジスタの
高性能化が図れることも知られている。そのために、近
年、微細（ヒしたＣＭＯＳデバイスを低温で動作させて
高性能化を図る試みが盛んに行われている。しかし、そ
こで用いられているデバイスは従来の室温で動作させて
いるデバイスを弔純に微細化しただけのものであった。
このような従来のＣＭＯＳデバイス構造では、界面の反
転キャリア層を利用するトランジスタのチャネル部は、
低温動作させることにより高性能化することが可能であ
る。しかしながら、このトランジスタのソース・ドレイ
ンは低温化すると、キャリアのフリーズアウト効果によ
って、その抵抗値が増大してしまう。本来ソース・ドレ
インは、チャネル部に比較して十分低い抵抗値を有して
いることが必要であるから、従来の構造のＣＭ ＯＳデ
バ、イスでは、極限まで微細化し、低温動作させると、
本来チャネル部で発揮できるはずの電流駆動能力が出せ
ないという問題がある。
転キャリア層を利用するトランジスタのチャネル部は、
低温動作させることにより高性能化することが可能であ
る。しかしながら、このトランジスタのソース・ドレイ
ンは低温化すると、キャリアのフリーズアウト効果によ
って、その抵抗値が増大してしまう。本来ソース・ドレ
インは、チャネル部に比較して十分低い抵抗値を有して
いることが必要であるから、従来の構造のＣＭ ＯＳデ
バ、イスでは、極限まで微細化し、低温動作させると、
本来チャネル部で発揮できるはずの電流駆動能力が出せ
ないという問題がある。
本発明の目的は、このような問題を解決し、低温におい
ても高速動作しかつ低消費電力のＣＭＯ８装置を提供す
ることにある。
ても高速動作しかつ低消費電力のＣＭＯ８装置を提供す
ることにある。
１問題点を解決するための手段〕
第１の発明のＣＭＯ８装置の構成は、ソース・ドレイン
をハフニウムとのショットキー接合で形成したシリコン
Ｎ Ｍ ＯＳ Ｉ−ランジスタと、同様にソース・トレ
インをハフニウムとのショットキー接合で形成したシリ
コンＰ Ｍ ＯＳ ＋−ランジスタとを鑞えたことを特
徴とする。
をハフニウムとのショットキー接合で形成したシリコン
Ｎ Ｍ ＯＳ Ｉ−ランジスタと、同様にソース・トレ
インをハフニウムとのショットキー接合で形成したシリ
コンＰ Ｍ ＯＳ ＋−ランジスタとを鑞えたことを特
徴とする。
第２の発明のＣＭ ＯＳ ′Ａ置の横或は、ソース・ド
レインを、スカンジウム、イツトリウム、ランタン、ネ
オジウム、トリウム、または、ウランのいずれかとのシ
ョットキー接合で形成したガリウム・ヒ素Ｎ Ｍ ＯＳ
ｌ−ランジスタと、同様に、ソース・トレインを、ス
カンジウム、イツトリウム、ランタン、ネオジウム、ト
リウム、または、ウランのいずれかとのシヨ・７トキ一
接合で形成したシリコンｒ） Ｍ ＯＳ ）ランジスタ
とを備えたことを特徴とする。
レインを、スカンジウム、イツトリウム、ランタン、ネ
オジウム、トリウム、または、ウランのいずれかとのシ
ョットキー接合で形成したガリウム・ヒ素Ｎ Ｍ ＯＳ
ｌ−ランジスタと、同様に、ソース・トレインを、ス
カンジウム、イツトリウム、ランタン、ネオジウム、ト
リウム、または、ウランのいずれかとのシヨ・７トキ一
接合で形成したシリコンｒ） Ｍ ＯＳ ）ランジスタ
とを備えたことを特徴とする。
１作用」
Ｍ ＯＳ １−ランジスタのソース・ドレインはショッ
トキー接合によっても形成することができるが、この場
合、ソース・・ドレインの電極が金属となるから、キャ
リアフリーズアウト効果が現れない。そのためショット
キー接合においては微細化して低温動作させてもソース
・ドレインの抵抗値が−り昇せず、Ｍ ＯＳ ？−ラン
ジスタの高性能化が図れる。このショッＩ・キー接合で
ソース・トレインを形成したＣＭＯＳデバイスの場合、
そのショットキー接合をＰＮトランジスタとともに同一
の金属で形成することが製造プロセス上望ましい。
トキー接合によっても形成することができるが、この場
合、ソース・・ドレインの電極が金属となるから、キャ
リアフリーズアウト効果が現れない。そのためショット
キー接合においては微細化して低温動作させてもソース
・ドレインの抵抗値が−り昇せず、Ｍ ＯＳ ？−ラン
ジスタの高性能化が図れる。このショッＩ・キー接合で
ソース・トレインを形成したＣＭＯＳデバイスの場合、
そのショットキー接合をＰＮトランジスタとともに同一
の金属で形成することが製造プロセス上望ましい。
一方、ＮＭＯＳトランジスタとＰＭＯ３）ランジスタの
１１値電圧は、回路動作上からＰＮトランジスタとも同
程度であることが望ましい。このショッＩ−キー接合で
形成したソース・ドレインでか、その接合障壁の高さは
、チャネル部の半導体のフェルミエネルギー準位とショ
ットキー接合に用いる金属の仕事関数との差で決定され
る。
１１値電圧は、回路動作上からＰＮトランジスタとも同
程度であることが望ましい。このショッＩ−キー接合で
形成したソース・ドレインでか、その接合障壁の高さは
、チャネル部の半導体のフェルミエネルギー準位とショ
ットキー接合に用いる金属の仕事関数との差で決定され
る。
極限まで微細化されたＭ ＯＳ ｔ−ランジスタのチャ
ネル領域は、スケーリング則によって、その不純物濃度
を高くすることが必要であり、ＮＭＯ８１〜ランジスタ
とＰＭＯＳトランジスタのチャネル領域は、それぞれｐ
＋領領域ｎ＋領領域なる。そこで、同一の金属を用いて
ＰＮ両トランジスタが同程度のソース・ドレインのショ
ットキー障壁高さを有するためには、ＣＭ ＯＳを形成
する半導体材料に関して、その半導体がｎ＋の状態のフ
ェルミエネルギー準位と、その半導体がｐｏの状態のフ
ェルミエネルギー準位との丁度真中にその仕事関数が位
置している金属を用いればよい。
ネル領域は、スケーリング則によって、その不純物濃度
を高くすることが必要であり、ＮＭＯ８１〜ランジスタ
とＰＭＯＳトランジスタのチャネル領域は、それぞれｐ
＋領領域ｎ＋領領域なる。そこで、同一の金属を用いて
ＰＮ両トランジスタが同程度のソース・ドレインのショ
ットキー障壁高さを有するためには、ＣＭ ＯＳを形成
する半導体材料に関して、その半導体がｎ＋の状態のフ
ェルミエネルギー準位と、その半導体がｐｏの状態のフ
ェルミエネルギー準位との丁度真中にその仕事関数が位
置している金属を用いればよい。
このような半導体材料としてシリコンを考えると、ｎ１
シリコンのフェルミエネルギー準位は約４エレクｉ・ロ
ンボルトであり、ｐ＋シリコンのフェルミエネルギー準
位は約３エレクトロンボルトであるから、低温動作用の
シリコンＣ０Ｍ５デバイスのソース・トレインのショッ
トキー接合には、その仕事関数が約３．５エレクトロン
ボルトであるハフニウムが最適である。
シリコンのフェルミエネルギー準位は約４エレクｉ・ロ
ンボルトであり、ｐ＋シリコンのフェルミエネルギー準
位は約３エレクトロンボルトであるから、低温動作用の
シリコンＣ０Ｍ５デバイスのソース・トレインのショッ
トキー接合には、その仕事関数が約３．５エレクトロン
ボルトであるハフニウムが最適である。
また、現在のところ、結晶性が悪いためにＣＭＯＳデバ
、イスは実現されてはいないものの、将来はシリコンを
凌ぐ高性能を得ることが期待されているガリウム・ヒ素
について考えると、ｎ＋ガリウム・ヒ素のフェルミエネ
ルギー準位は約４エレクＩ−ロンポル１〜、ｐ＋ガリウ
ム・ヒ素のフェルミニす・ルギー準位は約２．６エレク
トロンボルＩ・であるから、低温動作用のガリウム・ヒ
素ＣＭＯＳデバイスのソース・ドレインのショットキー
電極には、その仕事関数が約３．３エレクトロンポルＩ
〜である、スカンジウ１１、イツトリウム、ランタン、
ネオジウｌい、１〜リウムまたはウランのいずれかが最
適である。
、イスは実現されてはいないものの、将来はシリコンを
凌ぐ高性能を得ることが期待されているガリウム・ヒ素
について考えると、ｎ＋ガリウム・ヒ素のフェルミエネ
ルギー準位は約４エレクＩ−ロンポル１〜、ｐ＋ガリウ
ム・ヒ素のフェルミニす・ルギー準位は約２．６エレク
トロンボルＩ・であるから、低温動作用のガリウム・ヒ
素ＣＭＯＳデバイスのソース・ドレインのショットキー
電極には、その仕事関数が約３．３エレクトロンポルＩ
〜である、スカンジウ１１、イツトリウム、ランタン、
ネオジウｌい、１〜リウムまたはウランのいずれかが最
適である。
１実施例〕
第１図（ａ）〜（ｅ）は本発明の一実施例を製造工程順
に示すシリコンＣＭＯＳデバイスの断面図である。第１
図（ａ）は、ＬＯＧＯ３構造を有するｐウェルｊｆ４造
のＣＭＯＳデバイスの、ゲート電極までを形成した図で
ある。■はｎ型シリコン基板、２はｐ型ウェル、３はフ
ィールド酸化膜、４はゲート酸化膜、５はｎ１型ポリシ
リコン、６はＩ）°型ポリシリコンである。第１図（ｂ
）は第１ ［ｉ （ａ ）の表面を酸化した図である。
に示すシリコンＣＭＯＳデバイスの断面図である。第１
図（ａ）は、ＬＯＧＯ３構造を有するｐウェルｊｆ４造
のＣＭＯＳデバイスの、ゲート電極までを形成した図で
ある。■はｎ型シリコン基板、２はｐ型ウェル、３はフ
ィールド酸化膜、４はゲート酸化膜、５はｎ１型ポリシ
リコン、６はＩ）°型ポリシリコンである。第１図（ｂ
）は第１ ［ｉ （ａ ）の表面を酸化した図である。
７は酸化膜、８は将来ソース・ドレインとなる領域を示
している。高濃度にドープされたポリシリコンの酸１ヒ
速度は、ｌｉｔ結晶シリコンに比較して早いから、ポリ
シリコン５．６」−５およびポリシリコン側面の酸化膜
７は、将来ソース−トレインとなる領域８−１−の酸化
膜７よりも厚くなる。また、ポリシリコン５．６の端部
はゲート酸化膜１１の側面からのまわりこみ酸化のため
に第１図（ｂ）に示すように厚みが増している。
している。高濃度にドープされたポリシリコンの酸１ヒ
速度は、ｌｉｔ結晶シリコンに比較して早いから、ポリ
シリコン５．６」−５およびポリシリコン側面の酸化膜
７は、将来ソース−トレインとなる領域８−１−の酸化
膜７よりも厚くなる。また、ポリシリコン５．６の端部
はゲート酸化膜１１の側面からのまわりこみ酸化のため
に第１図（ｂ）に示すように厚みが増している。
第１図（Ｃ）は第１図（ｂ）の領域８上の酸化膜の厚さ
分だけエツチングした図である。この領域Ｓ上はシリコ
ン基板１が露出される。第１図（ｃｌ）は第１図（Ｃ）
上にハフニウム層９を堆積させ、フォトリソグラフィ一
工程によってショッＩ・キー障壁を形成すべき領域のみ
にレジストパターン１０を形成した図である。第１図（
ｅ）はパターニングしたレジストパターン１０によりハ
フニウム層９を一部除去した後、残ったレジストパター
ン１０を除去して、ハフニウム層９からなるショットキ
ー電極１１を形成し本実施例の装置を形成したものであ
る。
分だけエツチングした図である。この領域Ｓ上はシリコ
ン基板１が露出される。第１図（ｃｌ）は第１図（Ｃ）
上にハフニウム層９を堆積させ、フォトリソグラフィ一
工程によってショッＩ・キー障壁を形成すべき領域のみ
にレジストパターン１０を形成した図である。第１図（
ｅ）はパターニングしたレジストパターン１０によりハ
フニウム層９を一部除去した後、残ったレジストパター
ン１０を除去して、ハフニウム層９からなるショットキ
ー電極１１を形成し本実施例の装置を形成したものであ
る。
以上の例では半導体材料としてシリコンを例にとり説明
した。現在のところ、材料の結晶性が悪いためにガリウ
ム・ヒ素ではＣＭＯ３は形成されていないが、将来、結
晶性が改善されガリウム・ヒ素でＣＭＯ３が形成できる
ようになった場合には、ガリウム・ヒ素のｎ型基板（１
） 、 ｐ型ウェル（２）、酸化膜（３，４，７）、多
結晶ガリウム・ヒ素＜５．６）およびスカンジウム、イ
ツトリウム、ランタン、ネオジウム、 １−リウム、ま
たはウランのいずれかとのショットキー電極による電極
（１１）からなる構造により容易に実施できることは明
らかである。
した。現在のところ、材料の結晶性が悪いためにガリウ
ム・ヒ素ではＣＭＯ３は形成されていないが、将来、結
晶性が改善されガリウム・ヒ素でＣＭＯ３が形成できる
ようになった場合には、ガリウム・ヒ素のｎ型基板（１
） 、 ｐ型ウェル（２）、酸化膜（３，４，７）、多
結晶ガリウム・ヒ素＜５．６）およびスカンジウム、イ
ツトリウム、ランタン、ネオジウム、 １−リウム、ま
たはウランのいずれかとのショットキー電極による電極
（１１）からなる構造により容易に実施できることは明
らかである。
１′発明の効果〕
以上説明したように、本発明の低温用ＣＭＯ３装置によ
れば、ソース・ドレイン領域において、キャリアフリー
ズアウト効果のないＣＭＯ３が得られるから、低温にお
いて高速低消費電力のＣＭＯＳ装置を得ることが可能で
ある。
れば、ソース・ドレイン領域において、キャリアフリー
ズアウト効果のないＣＭＯ３が得られるから、低温にお
いて高速低消費電力のＣＭＯＳ装置を得ることが可能で
ある。
第１図（ａ）〜（ｅ）は本発明の一実施例を製造工程順
に示した断面図である。 １・・・ｎ型基板、２・・・ｐ型ウェル、３・・・フィ
ールド酸化膜、４・・・ゲート酸化膜、５・・・ｎ＋型
ポリシリコン、６・・・ｐ゛ポリシリコン７・・・酸化
膜、８・・・将来ソース・ドレインとなる領域、９・・
・ハフニウム層、ｌ Ｏ・・・レジストパターン、１１
・・・ショットキー電極。
に示した断面図である。 １・・・ｎ型基板、２・・・ｐ型ウェル、３・・・フィ
ールド酸化膜、４・・・ゲート酸化膜、５・・・ｎ＋型
ポリシリコン、６・・・ｐ゛ポリシリコン７・・・酸化
膜、８・・・将来ソース・ドレインとなる領域、９・・
・ハフニウム層、ｌ Ｏ・・・レジストパターン、１１
・・・ショットキー電極。
Claims (2)
- （１）ソース・ドレインをハフニウムとのショットキー
接合で形成したシリコンＮＭＯＳトランジスタと、同様
に、ソース・ドレインをハフニウムとのショットキー接
合で形成したシリコンＰＭＯＳトランジスタとを備えた
ことを特徴とするシリコンＣＭＯＳ装置。 - （２）ソース・ドレインを、スカンジウム、イットリウ
ム、ランタン、ネオジウム、トリウムまたはウランのう
ちいずれかとのショットキー接合で形成したガリウム・
ヒ素ＮＭＯＳトランジスタと、同様にソース・ドレイン
を、スカンジウム、イットリウム、ランタン、ネオジウ
ム、トリウム、または、ウランのいずれかとのショット
キー接合で形成したガリウム・ヒ素ＰＭＯＳトランジス
タとを備えたことを特徴とするガリウム・ヒ素ＣＭＯＳ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311831A JPS63168046A (ja) | 1986-12-29 | 1986-12-29 | Ｃｍｏｓ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311831A JPS63168046A (ja) | 1986-12-29 | 1986-12-29 | Ｃｍｏｓ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63168046A true JPS63168046A (ja) | 1988-07-12 |
Family
ID=18021926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311831A Pending JPS63168046A (ja) | 1986-12-29 | 1986-12-29 | Ｃｍｏｓ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63168046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786813A1 (en) * | 1994-09-30 | 1997-07-30 | Aktsionernoe Obschestvo Zakrytogo Tipa "Vl" | Field-effect transistor of the metal-dielectric-semiconductor type |
| EP0902476A1 (en) * | 1994-05-31 | 1999-03-17 | James Douglas Welch | MOS system and methods of use |
| JP2006514424A (ja) * | 2002-05-16 | 2006-04-27 | スピネカ セミコンダクター， インコーポレイテッド | ショットキ・バリアｃｍｏｓデバイスおよび方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274776A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-12-29 JP JP61311831A patent/JPS63168046A/ja active Pending
Patent Citations (1)
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