JPS63161721A

JPS63161721A - 振幅比較回路

Info

Publication number: JPS63161721A
Application number: JP61307957A
Authority: JP
Inventors: Hiroshi Tanimoto; 谷本　洋; Mikio Hayashibara; 幹雄林原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-25
Filing date: 1986-12-25
Publication date: 1988-07-05
Anticipated expiration: 2013-03-11
Also published as: DE3786778D1; JP2726413B2; US4803382A; EP0275548A1; EP0275548B1; DE3786778T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は振幅比較回路に関する。

（従来の技術）振幅比較回路は一般に利得の大きな増幅器で構成される
が、種々の信号の大小関係を比較判定し、その結果を用
いてシステムや回路の動作や状態などを変更する目的で
使用されることが多い。

従って、より正確な判定が要求される場合には、振幅比
較回路自体の精度、即ちオフセットが問題となる。一般
に集積回路の内部に製造された振幅比較回路のオフセッ
トはその大きさが予め知り得す、周囲の温度や環境およ
び時間経過によって予測でない変化を示す上に、外部か
らも測定できない場合が多いので、そのような振幅比較
回路を用いるとオフセットの分だけ判定レベルが不確定
性を持つようになる。従って、振幅比較回路の設計にお
いてはオフセットを出来るだけ低く抑えることが重要な
課題となる。特に、能動素子がＭＯＳＦＥＴの場合はバ
イポーラトランジスタの場合に比べてオフセットが大き
いので、このことが問題となる。

従来、これを解決する手段としてＭＯＳＦＥＴの入力イ
ンピーダンスが非常に高いことを利用してオフセットを
キャパシタに蓄積しておき、それを用いて増幅器のオフ
セットを補償する方法がいくつか提案されている。例え
ば、ＰＯＵＪＯＩＳ他著の“Ａ　　ＬＯＷ　　ＤＲＩＦ
Ｔ　　ＦＵＬＬＹＩＮＴＥＧＲＡＴＥＤ　　ＭＯＳＦＥ
Ｔ　　０ＰＥ−ＲＡＴＩＯＮＡＬ　　ＡＭＰＬＩＦＩＥ
Ｒ”（ＩＥＥＥ　　ＪＯＵＲＮＡＬ　　ＯＦ　　５ＯＬ
ＩＤ−ＳＴＡＴＥ　　ＣＩＲＣＵＩＴ、ＶＯＬ、５Ｃ−
１３、Ｎｏ、４，４９９頁−５０３頁、ＡＵＧ−ＵＳＴ
　　１９７８）が発表されてる。第２図は、その原理を
説明するための図である。

第２図（ａ）はオフセットを有する振幅比較器を説明す
るためにオフセット電圧を抜き出した図であり、２０１
はオフセットのない差動型振幅比較器、２０２は差動型
振幅比較器のオフセット電圧を表す電圧源、２０３は比
較さるべき電圧が印加される正相入力端子、２０４は比
較の基準となるべき電圧が印加される逆相入力端子、２
０５と２０６は差動型振幅比較器の出力端子、２０７は
オフセットのない差動型振幅比較器の正相入力端子、を
それぞれ表わしている。オフセットがあるため、同図で
２０３に基準電圧２０４よりもオフセット電圧２０２の
電圧分以上高い電圧が印加されると出力端子２０５（２
０６）の電圧はその大きさに応じた負（正）のレベルと
なり、それよりも低い電圧が印加されると出力端子２０
５（２０６）の電圧はその大きさに応じたせ正（負）の
レベルとなる。即ちオフセット電圧２０２の分だけ誤差
が生ずる。

そこでこのオフセット電圧を補償するため、第２図（ｂ
）に示すようになされていた。２０７〜２１４は外部か
ら開閉を制御されるスイッチ、２１５と２１６はオフセ
ットを蓄積するキャパシタ、２１７と２１８は比較さる
べき電圧が印加される入力端子をそれぞれ表しており、
点線で囲まれた部分は同図（ａ）と同じものである。第
２図（ｂ）においてその一端がアナロググランド電位（
ＶＡＧとする）に接続されたスイッチ２０９〜２１２が
始めは閉じており、スイッチ２０７，２０８，２１３．
２１４が開いているので、２０１の出力端子（２０５，
２０６）にはオフセット電圧２０２によって決まる電圧
が生じ、これがキャパシタ２１５．２１６に充電される
。次に回路はスイッチ２０９〜２１２が開き、スイッチ
２０７，２０８゜２１３．２１４が閉じるので２０１の
出力端子（２０５，２０６）の電圧は（（入力端子２１
７の電圧）−（オフセット電圧２０２）−（入力端子２
１８の電圧））によって決まる電圧となる。

ところが、キャパシタ２１５，２１６には先はどオフセ
ット電圧２０２によって決まる電圧が既に充電されてい
るので、出力端子２１９，２２０の電圧は正味（（入力
端子２１７の電圧）−（入力端子２１８の電圧））だけ
によって決まり、見掛は上オフセット電圧２０２が補償
されたことになる。従って、スイッチを周期的にこれら
の状態が繰返すように制御すれば、仮に振幅比較器のオ
フセットが変動したとしても、スイッチの開閉周期で定
期的にオフセットが補償されるので、非常に精度の高い
振幅比較器が得られる訳である。尚、この例では出力側
でオフセットを補償しているので、オフセットによって
出力電圧が飽和することのないように、振幅比較器の利
得が過大にならぬよう設計しておく必要がある。

一方、このようなＭＯＳＦＥＴを用いた振幅比較器は単
一の電源電圧（Ｖ　、、）で動作する場合が多く、その
場合前記のアナログ接地電位ＶＡｏは回路のダイナミッ
クレンジを考慮してＶ　ＤＤ／　２に選ぶのが一般的で
ある。しかし、振幅比較の基１ｍ圧はＶ　からΔＶずれ
た電圧（ＶＡＧ＋ΔＶ又はＶＡＧＡＣ−ΔＶ）である場合が多く、しかもΔＶは電源のゼ
ロボルトを基僧として外部から与えられる場合がある。

このような場合は外部から与えられた電圧ΔＶをＶ　＋
ΔＶまたはｖＡＧ−ΔＶにレベルＣシフトして振幅比較器の基準電圧を作る必要が生ずる。

しかしながらそのレベルシフト回路にオフセットがあっ
ては振幅比較器がいくら正確なものであっても意味が無
くなってしまうので、従来はレベルシフト回路にオフセ
ット補償型演算増幅器を用いていた。例えば、羽深ほか
：　「移動機変復調ＣＭＯＳ−ＬＳ　ＩＪ　　（電子通
信学会技術報告５ＳＤ８４−１．昭和５９年４月）の３
ペ一ジ図３に示される“ＲＥＦＥＲＥＮＣＥ　　Ｃ０Ｎ
−ＶＥＲＴＯＲ”ブロックがΔＶをＶＡＧ＋ΔＶと　ｖ
ＡＧ−Δ■にレベルシフトする回路であり、その出力と
信号“ＩＮ”を“ＬＥＶＥＬ　　ＣＯＭＰ−ＡＲＡＴＯ
Ｒ″ブロックで振幅比較して正確な振幅比較を達成して
いた。

しかしながら、振幅比較回路を構成する上で必要となる
基準電圧発生回路（レベルシフト回路）は回路規模の増
加を招き、しかも信頼性・経済性の点から好ましくない
という問題点を有していた。

（発明が解決しようとする問題点）上述したように、従来振幅比較器の基＄電圧を作るため
にこの振幅比較器とは別にレベルシフト回路を設ける必
要があった。

そこで本発明は上記の点に鑑みてなされたもので、振幅
比較器の回路規模増大を招くことなくその高精度を発揮
できるレベルシフト回路を備えた振幅比較回路を提供す
こるとを目的としている。

［発明の構成］（問題点を解決するための手段）本発明は差動型振幅比較回路の正相入力端子と逆相入力
端子に相互にマツチングしたスイッチング素子と相互に
マツチングしたキャパシタ素子から構成される第１およ
び第２のスイッチトキャパシタ回路を介して、比較さる
べき電圧がそれぞれ印加されることを特徴とする振幅比
較回路である。

（作　用）差動型振幅比較回路の正相入力端子には第１のスイッチ
トキャパシタ回路を介して第１の信号電圧がそのまま印
加され、逆相入力端子には第２のスイッチトキャパシタ
回路を介して第２の信号電圧が基準となる電圧から減算
されて又は加算されて印加され、しかも第１のスイッチ
トキャパシタ回路と第２のスイッチトキャパシタ回路は
対応する素子どうしがマツチングの取れた素子で構成さ
れるので、レベルシフト自体は誤差を含み得るにも拘ら
ず、レベルシフトを含めた振幅比較自体は正確に行われ
ている。従って、本発明によれば従来の振幅比較器にス
イッチトキャパシタから成る簡単な回路を追加するのみ
で正確なレベルシフトを含む振幅比較が可能であり、特
別の低オフセツト増幅器を用いたレベルシフト回路を備
える必要がなくなる。

（実施例）以下、本発明の一実施例について図面を参照して詳述す
る。第１図は、本発明に係る第１の実施例の回路構成図
である。スイッチ素子１０１〜１０８は以下に示す制御
信号により開閉され、スイッチ１０２，１０４，１０８
は第１の固定電位点に、スイッチ１０６は第２の固定電
位点に各々接続される。基準となるべき信号電圧（ΔＶ
）は端子１１０より入力され、このΔＶと比較される信
号電圧（Ｖ、Ｎ）は端子１０９より入力される。

今、キャパシタ１１１を含むスイッチ素子１０１〜１０
４を第１のスイッチトキャパシタ回路１２０、キャパシ
タ１１２を含むスイッチ素子１０５〜１０８を第２のス
イッチトキャパシタ回路１３０と称する。第１及び第２
のスイッチトキャパシ３の正相（非反転）入力端子、逆
相（反転）入力端子に人力される。尚、キャパシタ１１
１．１１２に寄生するキャパシタを各々キャパシタ１１
５゜１１６で表した。

以下に動作を示す。はじめは、スイッチ素子１０１．１
０３，１０５，１０７　（第１のスイッチ群と称す）が
オフ１０２，１０４，１０６．１０８（第２のスイッチ
群と称す）がオンとなる第１の状態にしておき、次に第
１のスイッチ群がオン、第２のスッチ群がオフになる第
２の状態を交互に繰返す。

これを実行するには、例えば、スイッチ素子１０１〜１
０ｇをＭＯＳＦＥＴとし、ソノゲート電極を第１のスイ
ッチ群に属するＭＯＳＦＥＴは第３図に示したφ　、第
２のスイッチ群に属するＭ０ＳＦＥＴは第３図φ２の如
き互いにオーバーラツプのない相補的な周期的制御クロ
ック信号で駆動すればよい。キャパシタ１１１は第１の
状態で充電されていなかったので、１１３が例えば、Ｍ
ＯＳＦＥＴで構成されている等ので、入力インビーダン
スが非常に大きいとすると、その正相入力端子には比較
さるべき信号電圧Ｖ、Ｎ１０９がそのまま印加される。

一方、基準となるべき信号電圧ΔＶ１１０は既に第１の
状態でｖＡＧの電圧に充電されているキャパシタ１１２
を介して１１３の逆相入力端子に接続されるので、この
端子はｖＡｏ＋ΔＶなる電圧が印加される。従って、こ
の状態では１１３の出力端子１１４にはｖＩＮと（Ｖ　
ＡＧ　＋　Δｖ　＞　トの大小関係に応じた電圧が出力
され、振幅比較時にΔＶからｖＡＧ＋ΔＶへのレベルシ
フトも併せて行うことができる。つまり、レベルシフト
回路によるところなくこの振幅比較回路においてレベル
シフト機能を有することはＬＳＩ化に極めて有効である
。

ところで、実際のキャパシタやスイッチ素子には寄生キ
ャパシタが存在するから、次にその影響を見てみる。こ
の実施例には第１図でキャパシタ１１１のスイッチ１０
１．１０２と接続されている側の電極およびキャパシタ
１１２のスイッチ１０５．１０６と接続されている側の
電極は、スイッチの状態によらず常に信号電圧か固定電
位点かの低インピーダンス点に接続されているので、そ
れらの電極に寄生しているキャパシタは回路の動作に影
響を与えない。しかし、キャパシタの上記と逆の電極は
スイッチの状態によっては高インピーダンスの振幅比較
器の入力端子に接続されて開放状態となるので、それら
の電極に寄生しているキャパシタは回路の動作に影響を
与えるので、第１図ではこれらをキャパシタ１１５，１
１６として表しである。これらの寄生キャパシタ１１５
゜１１６の存在により、信号電圧ＶＩＮについて言えば
、キャパシタ１１１と１１５の静電容量をそれぞれＣＩ
、Ｃ３とすると、振幅比較器１１３の正相入力端子に印
加される電圧はＣ１と０３で分圧されてとなり、本来のＶＩＮより減少してしまう。同様に、キ
ャパシタ１１２，１１６の静電容量をそれぞれＣ２，Ｃ
４とすると、１１３の逆相入力端子に印加される電圧はとなり、やはり分圧比の分だけ減少し、正確にレベルシ
フトが行われない事になる。

しかし、本発明によれば、第１および第２のスイッチト
キャパシタ回路１２０，１３０は互いにマツチングした
素子で構成されているのでＣ１−Ｃ２，Ｃ３−Ｃ４とな
る事が期待される。従って、振幅比較器ｆ　１１３の入
力電圧は正相入力端子に対力とも同じだけ減少する事と
なるので、両者の振幅比較自体は、レベルシフトをも含
めて正確に行い得るのである。ただし、寄生キャパシタ
が大きいと分圧による信号分の減少が大きくなり、振幅
比較の正確さは維持されるものの振幅比較器１１３の利
得とも関係して振幅比較の応答速度が遅くなるため、必
要に応じてキャパシタ１１１，１１２の静電容量を寄生
キャパシタ１１５，１１６の静電容量に比べて十分大き
くする事が望ましい。

次に、第４図を用いて本発明の第２の実施例を説明する
。第２の実施例では、スイッチ４０１〜４０８の開閉の
組合せが第１の実施例と異なるのみで、他は異ならない
ので第１図と同じものには等しい番号を付した。第２の
実施例でははじめスイッチ素子４０１，４０３，４０６
，４０７から成るスイッチ群（第１のスイッチ群と称す
）がオフ、スイッチ素子４０２，４０４，４０５，４０
８から成るスイッチ群（第２のスイッチ群と称す）がオ
ンとなる第１の状態にしておき、次に第１のスイッチ群
がオン、第２のスイッチ群がオフになる第２の状態とし
、第１の状態と第２の状態を交互に繰り返す。同様に図
示の如くｖＡｏなるアナログ接地電位を設定したとする
。第１のスイッチトキャパシタ回路４２０の動作は第１
の実施例と異ならないが、はじめスイッチ素子が第１の
状態のとき第２のスイッチトキャパシタ回路４３０のキ
ャパシタ１１２はΔＶとｖＡＧの電位の点の間に接続さ
れるのでスイッチ４０８に接続されている側の端子を正
として（ＶＡＧ−ΔＶ）の電圧に充電される。次に第１
．第２のスイッチ素子群の開閉状態が逆転して第２の状
態となると、キャパシタ１１２は一方の端子を零電位の
点に接続して他の端子が振幅比較器１１３の逆相入力端
子へ接続される。キャパシタ１１２には先はど（ｖＡＧ
−ΔＶ）の電圧か充電されているので、この電圧がその
まま１１３の逆相入力端子に印加される事となる。１１
３の正相入力端子には第１の実施例と同じ＜ｖＩＮが印
加されるので、結局この状態では１１３の出力端子１１
４には■　と（ＶＡＧ−Δ■）との大小Ｎ関係に応じた電圧が出力され、振幅比較時にΔ■からＶ
ＡＧ−ΔＶのレベルシフトも併せて行うこと　。

ができる。また、寄生キャパシタ１１５，１１６の影響
も、第１の実施例同様、振幅比較の結果には影響しない
。

第５図は本発明の第３の実施例であるウィンドウコンパ
レータを説明するための構成を示す図である。同図で５
０１は第１の実施例による振幅比較回路、５０２は第２
の実施例において１１３の入力端子を交換したよる振幅
比較回路５０３はＯＲゲート、５０４はラッチ回路、５
０５はラッチ回路のラッチ制御入力端子、５０Ｂはラッ
チ回路の出力端子をそれぞれ表している。５０１の出力
が第１のスイッチ素子群がオンになっている期間テＶＩ
Ｎ＞ｖＡＧ＋Δｖノ時“Ｈ’となり、５０２（７）出力
は第１のスイッチ素子群がオンになっている期間でＶＩ
Ｎ＜ＶＡＧニーΔＶの時“Ｈ”となるので、ＯＲゲ−ト
５０３の出カバコノときＶ　Ｉ　Ｎ　＞　Ｖ　Ａｃ　＋
ΔＶ又はＶ、Ｎ＜ＶＡＧ−ΔＶであれば“Ｈ”となる。

しかし、第１のスイッチ素子群がオフになっている期間
は振幅比較回路５０１．５０２の出力レベルは不確定な
ので、ＯＲゲート５０３の出力にラッチ回路５０４を付
加し、そのラッチ制御入力端子５０５に第１のスイッチ
群がオンのときラッチが行われるような信号を与える事
によって、その出力端子５０６には常に正しい出力が得
られる。

なお、当然のことながら、再実施例ともに第１図及び第
４図において振幅比較器１１３がオフセットを有すると
、その分だけ誤差を生ずるので、ここに例えば第２図で
説明したオフセット補償型の振幅比較器を用いる事が望
ましい。第６図は、第１図及び第４図における振幅比較
器１１３として用いるに好適なオフセット補償型の振幅
比較器の例を説明するための回路図である。第６図にお
いて６０１〜６０３は差動入力型振幅比較器、６０４〜
６０７は（オフセット補償用の）キャパシタ、６０８〜
６１３はスイッチ素子、６１４は正相入力端子、６１５
は逆相入力端子、６１６は出力端子をそれぞれ表してい
る。第３図は第２図（ｂ）で説明した出力側でオフセッ
ト補償を行う振幅比較器が２段（６０１，６０２，６０
４〜６０７より成る）と、オフセット補償のない振幅比
較器６０３から成っているが、この振幅比較器６０３に
オフセットが存在しても、前２段の利得が大きければ、
最終的な全体のオフセットは（６ｏ３のオフセット／前
２段の利得）となり、十分に小さくする事が容易にでき
る。この例ではオフセット補償を行う振幅比較器が２段
用いであるが、言うまでもなく、必要に応じて１段以上
何段設けてもよい。また、この振幅比較器を第１．第２
の実施例に用る場合にはスイッチ素子６０８〜６１３は
、第１および第２の実施例における第２のスイッチ群と
同じく開閉を制御すれば、第２のスイッチ群がオフの期
間に出力端子６１６に正しい振幅比較の結果が得られる
。

また、第１．第２の実施例において、スイッチをＭＯＳ
ＦＥＴで実現すると、スイッチの制御クロック信号がゲ
ート電極の寄生キャパシタを通じて洩れ込む事になるが
、本実施例によれば、入力側のスイッチ素子はマツチン
グしており、かつ同じ制御クロック信号で駆動されてい
るので、差動型振幅比較器の同相抑圧作用により打消し
合って、その出力には影響しない利点も併せ持っている
。

次に上記実施例すなわち振幅比較回路を用いた応用例を
図面を参照して詳しく述べる。

現在、電波法に於いて移動通信方式では、高いレベルの
変調信号が入ったときに、側帯波が広がって隣接の無線
チャネルに妨害を与えないように周波数偏移が、例えば
±５ＫＨｚを越えないようにすべきことが規定されてい
る。例えば、ＰＭ変調の場合、上記周波数偏移は変調信
号のレベルと共にその周波数にも比例して起こり得るた
め、高い周波数の信号は極力低レベルに抑える必要があ
る。このことを実現するため、従来より瞬時偏移制御回
路（以下ＩＤＣ回路と称す。）が用いられていた。

このＩＤＣ回路を、第９図を用いて簡単にその原理を説
明すると、入力される信号は、まず微分器９０１におい
て高周波成分が強調され、振幅制限器９０２において信
号振幅を一定値以下にクリップされる。この振幅制限器
９．０２においてクリップされた波形には、高周波成分
を含んでおり、この高周波成分をカットオフすべくスブ
ラックフィルタと呼ばれるローパスフィルタ９０３が設
けられている。さらに高周波成分が除去された信号は、
微分器９０１と逆周波数特性の積分器９０．４を介する
ことで、振幅が一定値以下で、しがち高い周波数のレベ
ルの低い変調信号が得られるのである。

このようなＩＤＣ回路を用いた音声処理回路は、従来に
於いては主にハイブリッドＩＣ技術を用いて構成されて
いた。このため多くの部品と調整箇所を必要としていた
。しかしながら、このような回路を用いた移動機を小形
かつ経済的に構成しようとするならば部品点数の大幅な
削減・回路の簡易化が要求されることは必至である。さ
らに若脱式の移動機に於いては低消費電力化も要求され
る。

一方、本発明者らも取り組んでいるようにスイッチトキ
ャパシタ技術の進歩に伴ない上記の要求と相俟って、音
声処理回路のＭＯＳ−ＬＳＩ化が可能となり、このよう
な音声処理回路は上記の要求に応えられると共に、高精
度かつ高安定となり得る。

以下にこの従来例を図面を用いて説明する。まず第１０
図は、電子通信学会技術研究報告（Ｖｏｌ。

８４、Ｎｏ、１１　５ＳＤ８４−１（１９８４年４月２
６日））にある音声用リミッタの構成図である。

接地電位ＧＮＤを基準とした参照電圧Ｖ　は、しベルシ
フト回路ＣＮＶ１００２に於いて上側制限レベル電圧Ｖ
　と下側制限レベル電圧ｖＬに変換Ｉされる。このＶ　及びＶｔ、と入力端子１００１か＋１らの入力信号Ｅｉが、比較器＋スイッチ制御ロジック１
００３に入力され、３信号の比較結果により後段のセレ
クタ１００４に制御信号（クロック）を送る。このセレ
クタは、スイッチＳ１〜Ｓ１２、コンデンサＣｒ　””
”　Ｃａから成り、第１のスイッチ素子群（ＳＬ、４．
５，８，９．１２）と第２のスイッチ素子群（Ｓ２．３
，８，７，１０．１１　）は同時にはオンにならない互
いに相補的なりロック信号で駆動される。例えば■入力
信号Ｅ　が■　より大きい時、Ｓ２゜ＨＳ、ＳＳ　　をオフし、Ｓ　、Ｓ　をオン３　　１０’
　　１１　　　　　　８　　７（Ｃ２の電荷を出力）す
る。■入力信号Ｅ、がＶＬより小さい時、ｓ、ｓｓ、ｓ
７をオフ２　　　　３　′　　　６し、Ｓ　、Ｓ　をオン（Ｃ，の電荷を出力）する■入力
信号Ｅ　がＶＩＩとＶ、の間の値をもつとき、Ｓ２．Ｓ
　をオン（Ｃ１の電荷を出力）し、Ｓ　。

Ｓ　　Ｓ　　Ｓ　をオフする。このようにするこ７゛ｌ
Ｏ°　１１とで、次段のローパスフィルター００５の入力段演算増
幅器ＯＰへは、Ｖ　以上、ＶＬ以下に相当する電荷は流
入されないというものである。　又、第１１図は、沖電
気研究開発第１２７号、Ｖｏｌ、５２　Ｎｏ、　３に示
されるリミッタ回路の構成図で、入力信号Ｅ　が上下制
限レベル電圧ｖ　、■　の間の１　　　　　　　　　　
　　）ＩＬ値を持つときスイッチＳ１をオンし、それ以外のときは
スイッチＳ１をオフするように比較器＋スイッチ制御ロ
ジック１００３から制御信号（クロック）が与えられる
。スイッチＳ１がオンのときは演算増幅器ＯＰＩの出力
には入力信号Ｅ、がそのまま現れ、スイッチＳ１がオフ
のときは、入力信号が上下制限レベル電圧を横切る直前
の電圧値がキャパシタＣ１に保持され、演算増幅器ＯＰ
　１でバッファされて取り出される。以上のようにして
ローパスフィルター１０１には上側制限レベル電圧以上
及び下側制限レベル電圧以下の電圧は入力されない。

しかしながら、上記従来例のものはいずれも基準電位か
らの上側制限レベル電圧Ｖ　、下側制限■ レベル電位Ｖ、の電圧源を必要とする。このため、接地
電位を基準とした参照電圧■　を用いてこのＶＩＩ、Ｖ
Ｌを発生させ、各々をセレクタ１００４に入力し、比較
結果に応じてコンデンサのＲ（ｊ？を出力している。つ
まりこの方法だとセレクタ１００４に入力されるｖ　、
■　を発生させるための　　　Ｌレベル変換器が必要であり、このレベル変換器内の演算
増幅器が回路規模を大きくし、消費電力をも多くしてい
るという欠点を有する。第１１図に関して言えばスイッ
チＳＬがオフとなったときコンデンサＣ■に保持された
電荷をバッファするための演算増幅器ＯＰＩをも必要と
してしまう。

そこで、本実施例は、上記本発明に係る実施例を用いる
ことにより、第７図の如（簡単な構成に成すことができ
る。図中斜線部に上記第５図の点線部（及び第６図）の
ものを設けである。

以下、この一実施例を第７図及び第８図の図面を参照し
て説明する。図中Ｅ、は回路内基準電位ＶＢを基準とし
て電圧が変化する信号源である。

スイッチ群（（Ｓｌ、５３）（ＳＳ、５７）（ＳＬＯ。

５１１））とスイッチ群（Ｓ２．Ｓ４．ＳＳ、ＳＳ。

Ｓ９，５１２）は同時にオンにはならない。互いに相補
的にオン／オフするクロック信号で駆動され、スイッチ
Ｓ２．Ｓ４．Ｓ８．Ｓ１２のキャパシタに接続されてい
ない方の電極と、次段低域通過フィルタＬＰの入力段演
算増幅器ＯＰの正相入力は、基準電位Ｖｎに接続′され
、スイッチＳ６．Ｓ１０のキャパシタに接続されていな
い方の電極は接地電位ＧＮＤに接続されている。

本発明に係る振幅比較回路及びスイッチ制御ロジック７
０３は、信号Ｅ１と接地電位ＧＮＤを基準にした参照電
圧Ｖ　から、信号源Ｅ１が上側側「限レベル電圧より大きな値のとき、スイッチＳ３゜Ｓｌ
ｌを、本来オンとなる時間にオフ状態を維持させておき
、信号源Ｅｔが下側制限レベル電圧より小さな値のとき
スイッチＳ３．Ｓ７を本来オンとなる時間にオフ状態を
維持させておき、入力信号Ｅ、が上下制限レベル電圧の
値のときはスイッチＳ７．Ｓｌｌを本来オンとなるべき
時間にオフ状態を維持させるような制御信号を発生する
。

■　まず信号Ｅ、が上側制限レベル電圧を上回った場合
、スイッチＳ５．Ｓ６．Ｓ７．Ｓ８及びキャパシタＣ２
から成るスイッチトキャパシタのみが、演算増幅器ＯＰ
に電荷を転送することができる。このとき、スイッチｓ
６のキャパシタに接続されていない電極は接地電位ＧＮ
Ｄに接続されているため、スイッチＳ６．Ｓ８がオンの
とき、キャパシタＣ２にはＱＣ２′″−Ｃ２ｖＢの電荷が蓄えられる。次にスイッチＳ５．Ｓ７がオンし
たとき、キャパシタｃ２にはＱ’　−−Ｃ２（ＶＢ−Ｖ、）の電荷が蓄えられる。このときの差の電荷ΔＱＣ２””
Ｃ２−ＱＣ２−０２”ｒつまり上側制限レベル電圧に相当する電荷が演算増幅器
ｏｐへ送られる。

■　一方、信号Ｅ１が下側制限レベル電圧を下回った場
合、スイッチＳ９．　　ＳＩＯ，Ｓｌｌ、　　Ｓ１２及
びキャパシタＣ３から成るキャパシタのみが演算増幅器
ＯＰに電荷を転送することができる。まずスイッチＳ９
．Ｓ１２がオンのとき、キャパシタｃ３にはＱ１０−−Ｃ３（ＶＢ−Ｖｒ）の電荷が蓄えられる。次にスイッチＳＩ［ｌ、Ｓｌｌか
オンしたとき、キャパシタＣ３にはＱ′−−Ｃ３ｖＢの電荷が蓄えられる。このときの差の電荷ΔＱＣ３”Ｑ
Ｃ３’Ｃ３−’３　”ｒつまり下側制限レベル電圧に相当する電荷が演算増幅器
ＯＰへ転送される。

■　また信号Ｅ１が上下制限レベル電圧の間の値のとき
は、スイッチＳｌ、Ｓ２．Ｓ３．Ｓ４及びキャパシタＣ
１のみが演算増幅器ｏＰへ電荷を転送することができる
。まずスイッチＳ２゜Ｓ４がオンのとき、キャパシタＣ
１にはｏ１−０の電荷が蓄えられ、次にスイッチＳｌ、Ｓ：Ｍｌ＜オン
したとき、キャパシタＣ１にはＱ′ｃ１−Ｃ１Ｅ１の電荷が蓄えられる。このときの差の電荷ΔＱＣ１”　
ＱＣｌ　　’Ｃ１−ＣＩ　Ｅｌつまり入力信号Ｅ１に相
当する電荷が演算増幅器ＯＰへ転送される。

以上の説明のように、スイッチＳ６．ＳＩＯと、スイッ
チＳ８とＳＬ２の、キャパシタに接続されていない電極
をそれぞれ接地電位ＧＮＤと基準電位ＶＢに接続するこ
とにより、格別な回路を用いずに通常用いられている簡
単なスイッチド・キャパシタ構成で、接地電位ＧＮＤを
基準にした参照電圧Ｖ　から、容易に、基準電位■８を
基準にした「上側及び下側制限レベル電圧に相当する電荷を演算増幅
器ＯＰに転送することができるだけでなく、次段の低域
通過フィルタ入力用スイッチド・キャパシトタと共用し
ているため、余分のバッファ用演算増幅器も必要としな
い。

なお、本発明に係るこの実施例においては、スイッｆｓ
　５．Ｓ　６．Ｓ　？、Ｓ　８及びキャパシタＣ２から
なるスイッチド・キャパシタと、スイッチＳ９．　　Ｓ
ＩＯ，Ｓｌｌ、　　Ｓ１２及びキャパシタｃ３からなる
スイッチド・キャパシタを共用して１個とし、スイッチ
群（Ｓ５．、Ｓ７）とスイッチ群（Ｓ６゜Ｓ８）を互い
に相捕的にオン／オフするが、スイッチ群（Ｓ５．３８
）とスイッチ群（Ｓ６．Ｓ７）を互いに相補的にオン／
オフするかを、適宜選択するような構成としてもよい。

以上の如く、通常は回路内の基準電位に接続されるべき
スイッチド・キャパシタ回路の２つの端子を、一方は接
地電位ＧＮＤ、他方は回路内の基準電位ＶＢに接続する
事によって、通常は周期的に完全に放電されるべきスイ
ッチド・キャパシタに回路内の基準電位ＶＢと接地電位
ＧＮＤとの電位差に相当する電荷を残しておく事により
、特にその為の回路を用いることなく、接地電位を基準
とする参照電圧を回路内の基準電位を基準とする上側お
よび下側の制限レベル電圧に変換できる。

例えば、第１０図に示す従来例では、スイッチ群ｓ、ｓ
　　　ｓ、ｓ　　とキャパシタＣ２から５６’７８成るスイッチド・キャパシタ回路はスイッチＳ６゜Ｓ　
の一端が回路内の基準電位（ＶＢ）に接続されており、
かつＳ　、Ｓ　とＳ、Ｓ７が相補的なりロック信号によ
って開閉を制御され、更に演算増幅器ＯＰの正相入力と
端子が回路内の基準電位■８に接続されており、その逆
相入力端子にはＳ　を介してキャパシタＣ２が接続され
ているために、Ｓ　　、Ｓ　　がオンでＳ、Ｓ７がオフ
のと５８　　　　　　　　　　　ＧきＣには（Ｖ　ｎ　　Ｖ　Ｂ　）　Ｃ２なる電荷が蓄え
られ、次にＳ　、Ｓ　がオフＳ　、Ｓ　がオンのときに
はＯＰの正相入力端子がＶＢの電位に接続されているの
で、この電荷が全て転送される。従って、■　は予め何
らかの手段によってｖ　十ＶＢＨｒにレベルシフトしておく必要があった。こうする事によ
って正味ＶｒＣ２に相当する電荷が後続のスイッチド・
キャパシタフィルタＬＰへ入力される訳であった。

これに対して、本発明に係る実施例では第７図に示す如
く、例えばスイッチ群Ｓ、ＳＳ５　６°　７゜Ｓ　とキャパシタＣ２より成るスイッチド・キャパシタ
回路において８６の一端が接地電位に接続され、Ｓ　の
一端が回路内基準電位Ｖ、に接続されている点が第１０
図と異なる。従って、第７図の本発明に係る実施例のス
イッチド・キャパシタ回路によれば、Ｓ　、Ｓ　がオン
でＳ　　、Ｓ７がオフの場合にはＣは（Ｖ　　−Ｖ　　
）Ｃ２の電荷２　　　　　　　Ｂ　　　　　　ｒを蓄え、次のＳ　、Ｓ　がオフでＳ、Ｓ７が第ンの状態
になると、演算増幅器ＯＰの正相入力が■　の電位にあ
るためＣ２の電荷は全量は放電されず、正味■、Ｃ２に
相当する分だけが放電されて後続のフィルタＬＰ７０２
へ入力される。従って、特にレベルシフトの必要なく、
所望のレベル（この場合はＶ　）でＬＰへ入力する事が
できる。

以上説明したようにこの第７図の応用例によれば、本発
明の特徴の１つである振幅比較回路（７０３中斜線部）
の構成と相俟って、上側及び下側制限レベルを設定する
必要が全くなく、余分なバッファ用演算増幅器も必要と
しない。従って回路規模、消費電力ともに低減され経済
的にも有利である。

［発明の効果］以上説明した如く、本発明の振幅比較回路によれば、寄
生キャパシタスイッチ制御クロ・二Ｉり信号の洩れの影
響を受は難い、正確なレベルシフトを含む振幅比較が実
現できる。このため、特別なレベルシフト回路を用いる
事なく、高精度の振幅比較回路を実現することができ、
信頼性、経済性の上で極めて優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る振幅比較回路の構成を説明するた
めの回路図、第２図（ａ）はオフセットのある振幅比較
回路を説明するための等価回路、同図（ｂ）は従来のオ
フセット補償型振幅比較器を示す図、第３図はスイッチ
制御クロック信号の例、第４図は本発明に係る他の振幅
比較回路の構成を説明するための回路図、第５図は本発
明に係るウィンドウコンパレータの構成図、第６図は本
発明の実施例で用いるのに好適な差動型振幅比較器を示
す図、第７図は、本発明に係る応用例を示す図、第８図
は、第７図の出力波形図、第９図は、一般的な瞬時周波
数偏移制御回路（ＩＤＣ）の構成を示すブロック図、第
１０図及び第１１図は、従来のスイッチド・キャパシタ
回路の構成を示す回路図ある。

Claims

【特許請求の範囲】

（１）比較すべき第１及び第２の信号電圧のうち、第１
の信号電圧が第１のスイッチトキャパシタ回路を介し、
差動型振幅比較器の第１端子に入力され、前記第２の信
号電圧が第２のスイッチトキャパシタ回路を介し、前記
差動型振幅比較器の第２の端子に入力される振幅比較回
路であって、前記第１及び第２のスイッチトキャパシタ
回路は相互にマッチングされてなることを特徴とする振
幅比較回路。
（２）差動型振幅比較器が出力側に接続されたキャパシ
タに保持された電圧でオフセット補償を行うサンプルド
データ差動入力型振幅比較器であることを特徴とする特
許請求の範囲第１項記載の振幅比較回路。
（３）第１のスイッチトキャパシタ回路が前記第１の信
号電圧と第１のキャパシタの一方の端子の間に接続され
た第１のスイッチ素子と、該接続点と第１の固定電位点
との間に接続された第２のスイッチ素子と、前記差動型
振幅比較器の第１の端子と前記第１のキャパシタの他方
の端子の間に接続された第３のスイッチ素子と、該接続
点と第１の固定電位点との間に接続された第４のスイッ
チ素子とから成ることを特徴とする特許請求の範囲第１
項記載の振幅比較回路。
（４）第２のスイッチトキャパシタ回路が前記第２の信
号電圧と第２のキャパシタの一方の端子の間に接続され
た第５のスイッチ素子と、該接続点と第１の固定電位点
とは必ずしも等しくない第２の固定電位点との間に接続
された第６のスイッチ素子と、前記差動型振幅比較器の
第２の端子と第２のキャパシタの他方の端子の間に接続
された第７のスイッチ素子と、該接続点と第１の固定電
位点との間に接続された第８のスイッチ素子とから成る
ことを特徴とする特許請求の範囲第１項記載の振幅比較
回路。
（５）第１、第３、第５、第７のスイッチ素子から成る
スイッチ群と、前記第２、第４、第６、第８のスイッチ
素子から成るスイッチ群は、両スイッチ群が同時にはオ
ンにならない様に互いに相補的にオン・オフを制御され
て成る事を特徴とする特許請求の範囲第３項及び第４項
記載の振幅比較回路。
（６）第１のスイッチトキャパシタ回路が前記第１の信
号電圧と第１のキャパシタの一方の端子の間に接続され
た第１のスイッチ素子と、該接続点と第１の固定電位点
との間に接続された第２のスイッチ素子と、前記差動型
振幅比較器の第１の端子と前記第１のキャパシタの他方
の端子の間に接続された第３のスイッチ素子と、該接続
点と第１の固定電位点との間に接続された第４のスイッ
チ素子とから成ることを特徴とする特許請求の範囲第１
項記載の振幅比較回路。
（７）第２のスイッチトキャパシタ回路が前記第２の信
号電圧と第２のキャパシタの一方の端子の間に接続され
た第５のスイッチ素子と、該接続点と第１の固定電位点
とは必ずしも等しくない第２の固定電位点との間に接続
された第６のスイッチ素子と、前記差動型振幅比較器の
第２の端子と第２のキャパシタの他方の端子の間に接続
された第７のスイッチ素子と、該接続点と第１の固定電
位点との間に接続された第８のスイッチ素子とから成る
ことを特徴とする特許請求の範囲第１項記載の振幅比較
回路。
（８）第１、第３、第６、第７のスイッチ素子から成る
スイッチ群と、前記第２、第４、第５、第８のスイッチ
素子から成るスイッチ群は、両スイッチ群が同時にはオ
ンにならない様に互いに相補的にオン・オフを制御され
て成る事を特徴とする特許請求の範囲第６項及び第７項
記載の振幅比較回路。