JPS63161631A - シリコン半導体素子 - Google Patents
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- H01L2224/05644—Gold [Au] as principal constituent
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
本発明は半導体装置のシリコン素子テップの製造に関す
るもので、シリコン素子チップを固着する時のテップ）
Ｉｋ向のオーミック接触金員の構造及びその製法に関す
るものである。
るもので、シリコン素子チップを固着する時のテップ）
Ｉｋ向のオーミック接触金員の構造及びその製法に関す
るものである。
従来半導体装置に於て、ソフトソルダーを用いて、シリ
コン素子チップを固着する場合、チップ扱面のオーミッ
ク接触余積材料として一般にＮ１が用いられている。Ｎ
ｉでシリコン素子チップの裏面に良好なオーミック接触
１＋＝るためには、４５０℃以上の高温で、不活性ガス
雰囲気中で、シンター処理を行ない、しかる後にＮｉの
シンタ一層を残し余分なＮｉを除去し、再度Ｎｉを付着
し、 更に半田のなじみを良くするためにＡｕを付層し
ていた。
コン素子チップを固着する場合、チップ扱面のオーミッ
ク接触余積材料として一般にＮ１が用いられている。Ｎ
ｉでシリコン素子チップの裏面に良好なオーミック接触
１＋＝るためには、４５０℃以上の高温で、不活性ガス
雰囲気中で、シンター処理を行ない、しかる後にＮｉの
シンタ一層を残し余分なＮｉを除去し、再度Ｎｉを付着
し、 更に半田のなじみを良くするためにＡｕを付層し
ていた。
この様な複雑なプロセスを採用する理山としては、高温
で、シンター処理を行う場合不活性ガス中の微量な酸素
と反応し、Ｎｉの表面が酸化され、次工程でのチップ固
着に於ける半田付作業に不具合が生じるためである。
で、シンター処理を行う場合不活性ガス中の微量な酸素
と反応し、Ｎｉの表面が酸化され、次工程でのチップ固
着に於ける半田付作業に不具合が生じるためである。
上述した従来のＮｉのオーミック′！＆触を得る方法で
は、シンター後酸化された余分なＮｉを除去し、再度Ｎ
ｉを付着する場合、付着する前の前処理のバラツキ及び
蒸着する時の真空度のバラツキ又は有機性の汚れ等の極
小量の影響で、チップをソフトソルダーで固着した後に
、機械的接触蟻度にバラツキが大きく、信頼性又は、電
気的特性に悪影響を及ｔ？ｉ’Ｌ、ていた。
は、シンター後酸化された余分なＮｉを除去し、再度Ｎ
ｉを付着する場合、付着する前の前処理のバラツキ及び
蒸着する時の真空度のバラツキ又は有機性の汚れ等の極
小量の影響で、チップをソフトソルダーで固着した後に
、機械的接触蟻度にバラツキが大きく、信頼性又は、電
気的特性に悪影響を及ｔ？ｉ’Ｌ、ていた。
本発明の半導体装置に於けるシリコン素子チ。
プ畏白のオーミック接触の構造及び製法は前記した従来
の方法の不具合な点を改良するためにある。
の方法の不具合な点を改良するためにある。
本発明のシリコン素子チップ裏面オーミック接触の電極
構造は、Ｎｉ−Ｓｎ −Ａｔ Ａｕ又は、Ｎｉ −Ｓ
ｎ−４ｇの多ｒｆＪ槽造ＴＮｉとＡｔ （Ｄ間ＫＳｆ
ｌ介してｇ或することを特徴とする。製法としては、先
ず、Ｎｉ −８ｌｌ−Ａｔを四−真空系で蒸着し、しか
る恢に良好なオーミック接触を得るため４５０℃以上の
温度で、具つ不活性ガス算囲気中で、シンター処理を行
ない、Ｎｉ−８ｉのシンタ一層を得る。
構造は、Ｎｉ−Ｓｎ −Ａｔ Ａｕ又は、Ｎｉ −Ｓ
ｎ−４ｇの多ｒｆＪ槽造ＴＮｉとＡｔ （Ｄ間ＫＳｆ
ｌ介してｇ或することを特徴とする。製法としては、先
ず、Ｎｉ −８ｌｌ−Ａｔを四−真空系で蒸着し、しか
る恢に良好なオーミック接触を得るため４５０℃以上の
温度で、具つ不活性ガス算囲気中で、シンター処理を行
ない、Ｎｉ−８ｉのシンタ一層を得る。
シンターを行なう際不活性ガス中の微量な酸素と従来は
Ｎ１の表面２が反応し、Ｎｉの酸化物が生成されると言
う不具合が避けられなかった。本発明によれば、Ｎ ｉ
−５ｎ−Ａｔの３層構造により高温でのシンター処理
中にＮｉとＡｇとの間のＳｎが熔融し、Ｎｉの表面に５
ｎ−Ａｙの二元合金層が生成する。この合金層は、ポー
ラスに付着したｇの層を通して侵入してくる不活性ガス
中の微量な酸素から、Ｎｉの表面を保護し、Ｎｉの酸化
物生成の反応を阻止するものである。更にシンター中の
熱処理によりＳｎが熔融することにより、Ｎｉ−Ｓｎ−
Ａｙの三元合金層が生成し、互いに密着度が高まり良好
オーミ、り接触が得られる。しかる後にシリコン素子チ
ップ固着時に半田ぬれ性を良くするためにＮ ｉ −Ｓ
ｎ−Ａｙの表面にＡｕを蒸着しＮｉ −Ｓｎ−Ａｙ−
Ａｕの４／ｉｌ［造を採用すれば史によいチップ固着が
可能となる。この様にして得られるシリコン素子チップ
の層面電極構造は次工梶で、チップ固着する時、ソフト
ソルダーとのなじみが良好となる。尚チップ固着方法と
してチップの摺動により製造される場合には、Ｎ ｉ
−Ｓ ｎ −Ａｙの３層構造のオーミック接触全域でも
可能であシ、表面のＡｕ０層が不賛となる。
Ｎ１の表面２が反応し、Ｎｉの酸化物が生成されると言
う不具合が避けられなかった。本発明によれば、Ｎ ｉ
−５ｎ−Ａｔの３層構造により高温でのシンター処理
中にＮｉとＡｇとの間のＳｎが熔融し、Ｎｉの表面に５
ｎ−Ａｙの二元合金層が生成する。この合金層は、ポー
ラスに付着したｇの層を通して侵入してくる不活性ガス
中の微量な酸素から、Ｎｉの表面を保護し、Ｎｉの酸化
物生成の反応を阻止するものである。更にシンター中の
熱処理によりＳｎが熔融することにより、Ｎｉ−Ｓｎ−
Ａｙの三元合金層が生成し、互いに密着度が高まり良好
オーミ、り接触が得られる。しかる後にシリコン素子チ
ップ固着時に半田ぬれ性を良くするためにＮ ｉ −Ｓ
ｎ−Ａｙの表面にＡｕを蒸着しＮｉ −Ｓｎ−Ａｙ−
Ａｕの４／ｉｌ［造を採用すれば史によいチップ固着が
可能となる。この様にして得られるシリコン素子チップ
の層面電極構造は次工梶で、チップ固着する時、ソフト
ソルダーとのなじみが良好となる。尚チップ固着方法と
してチップの摺動により製造される場合には、Ｎ ｉ
−Ｓ ｎ −Ａｙの３層構造のオーミック接触全域でも
可能であシ、表面のＡｕ０層が不賛となる。
次に本発明について、第１図から第３図全参照して説明
する。
する。
第１図は本発明の実施例１のシリコン素子チ。
プ裏面の電極構造の断面図である。シリコンウェハ１の
裏面に蒸潜法によｌＮｉ、Ｓｎ及びＡｔの３層を同−真
空系にて付着する。この場合Ｎｉ３は２１ＯＯＯ〜ＩＱ
０００人、Ｓｎは４００〜６００Å。
裏面に蒸潜法によｌＮｉ、Ｓｎ及びＡｔの３層を同−真
空系にて付着する。この場合Ｎｉ３は２１ＯＯＯ〜ＩＱ
０００人、Ｓｎは４００〜６００Å。
Ａｇ、６はａｏｏｏＡ 〜１２．００ＯＡ ＋７）厚さ
に付着する。次にＮｉ−Ｓｎ−Ａｙが蒸着されたウェハ
は、一旦蒸看装置より取り出し、不活性ガス雰囲気、例
えばＮ、又はＡｒガス中で４５０℃〜５００℃の高温で
シンター処理を行ない、ニッケルシリサイドＪ曽２を生
成し、良好な！Ｉｋ面のオーミック接触金得る。
に付着する。次にＮｉ−Ｓｎ−Ａｙが蒸着されたウェハ
は、一旦蒸看装置より取り出し、不活性ガス雰囲気、例
えばＮ、又はＡｒガス中で４５０℃〜５００℃の高温で
シンター処理を行ない、ニッケルシリサイドＪ曽２を生
成し、良好な！Ｉｋ面のオーミック接触金得る。
このシンターの熱処理中にＳｎが熔融し、５ｎ−Ａ１５
及びＮ鳳−Ｓｎ−Ａｒ４の合金層が生成され、艮好な密
着度ヲ付つオーミック金ｒＪｊ層が得られる。
及びＮ鳳−Ｓｎ−Ａｒ４の合金層が生成され、艮好な密
着度ヲ付つオーミック金ｒＪｊ層が得られる。
更にソフトソルダーとのぬれ注を良くするため、しかる
後にＡｕ・７を４０００〜４０００＾の厚さを蒸着する
。この場合Ａｕの粒子が黒海・される除にｋｆと反応し
、良好な密３ｊが得られるため新らためて、熱処理を行
なう会費はない。
後にＡｕ・７を４０００〜４０００＾の厚さを蒸着する
。この場合Ａｕの粒子が黒海・される除にｋｆと反応し
、良好な密３ｊが得られるため新らためて、熱処理を行
なう会費はない。
第２図は本発明の実施例２のシリコン電子チップ表面の
′亀憚堝造の断面図である。これは第２図で示された山
谷でＡｕ、７層がないもので、二？／ケルシリサイトノ
ｔＩ２、Ｎｉ 層３、Ｎ ｉ −Ｓｎ−Ａｙ ４繭４
．Ｓｎ−Ａｙ層５、及びＡ２．６鳩で傷氏された構造を
有している。
′亀憚堝造の断面図である。これは第２図で示された山
谷でＡｕ、７層がないもので、二？／ケルシリサイトノ
ｔＩ２、Ｎｉ 層３、Ｎ ｉ −Ｓｎ−Ａｙ ４繭４
．Ｓｎ−Ａｙ層５、及びＡ２．６鳩で傷氏された構造を
有している。
第３図は、従来のシリコン素子チップ裏面の電極構造断
面図である。シリコンウェハ１の表面に蒸着又はメッキ
によシＮｉ を付宥し、４５０′Ｃ〜５００℃のＸ？Ｉ
Ａでシンターを行い二、ケルシリサイド層２を形成し、
チップ義…１のオーミック接触を得る。次に余分なＮｉ
の酸化物を硝酸、塩酸吟でエツチングし、Ｎｉシリサイ
ド層２の表叩ヲ絽出石ぜる。しかる恢に４′ｌ）度Ｎｉ
、３を蒸着又は、メ、キにより２０００Ａ〜ＩＱＯＯＯ
＾付着する。史に半田とのなじみを良好ならしめるため
にＡｕｆＩ：蒸着又はメッキにより２０００〜４．００
０層付着し、しかる後にダイシングを付ないシリコン素
子のチップを待ていた。
面図である。シリコンウェハ１の表面に蒸着又はメッキ
によシＮｉ を付宥し、４５０′Ｃ〜５００℃のＸ？Ｉ
Ａでシンターを行い二、ケルシリサイド層２を形成し、
チップ義…１のオーミック接触を得る。次に余分なＮｉ
の酸化物を硝酸、塩酸吟でエツチングし、Ｎｉシリサイ
ド層２の表叩ヲ絽出石ぜる。しかる恢に４′ｌ）度Ｎｉ
、３を蒸着又は、メ、キにより２０００Ａ〜ＩＱＯＯＯ
＾付着する。史に半田とのなじみを良好ならしめるため
にＡｕｆＩ：蒸着又はメッキにより２０００〜４．００
０層付着し、しかる後にダイシングを付ないシリコン素
子のチップを待ていた。
以上説明した様に不発明はシリコン素子チップの表面の
電惨徊造をへｔ Ｓｎ ｋｙ Ａｕ又にへｉ −５ｎ
−ＡｙとＮｉとＡｙの間にＳｎ を介してＭＦｔｉす
ることにより、次工株でのチップ固着工程に於けるソフ
トンルダーとのなじみ及びぬれ性の良好な安冗したプロ
セスが確立出来、これを応用した半導体装置は、電気的
特性、信顆反及び歩留等が飛メー的に改善出来その効果
は非常に太きい。
電惨徊造をへｔ Ｓｎ ｋｙ Ａｕ又にへｉ −５ｎ
−ＡｙとＮｉとＡｙの間にＳｎ を介してＭＦｔｉす
ることにより、次工株でのチップ固着工程に於けるソフ
トンルダーとのなじみ及びぬれ性の良好な安冗したプロ
セスが確立出来、これを応用した半導体装置は、電気的
特性、信顆反及び歩留等が飛メー的に改善出来その効果
は非常に太きい。
第１図は本発明の実施？’Ｊ １のシリコン素子チップ
の裏面丸極構造の断面図、第２図は本発明の実施例２の
シリコン素子チップの扱面電極慎造の断面図、第３図？
ｉ従Ｘのシリコン素子チップの裏面′ＩｉＬ極構造の折
ｍ１図で、うる。 １・・・・・・シリコンチップ、２・・・・・・ニッケ
ルシリサイド、３・・・・・・Ｎｉ、ｙ、４・・・・・
・Ｎｉ−Ｓｎ−Ａｙ三元合金噛、５・・・・・・Ｓｎ−
Ａｙ二元合金層、６・・・・・・Ａ２會、７・・・・・
・Ａｕ層、８・・・・・・シリコン素子チップ。 代理人 弁理士 内 ＦＡＪＷ ′） 翁３０
の裏面丸極構造の断面図、第２図は本発明の実施例２の
シリコン素子チップの扱面電極慎造の断面図、第３図？
ｉ従Ｘのシリコン素子チップの裏面′ＩｉＬ極構造の折
ｍ１図で、うる。 １・・・・・・シリコンチップ、２・・・・・・ニッケ
ルシリサイド、３・・・・・・Ｎｉ、ｙ、４・・・・・
・Ｎｉ−Ｓｎ−Ａｙ三元合金噛、５・・・・・・Ｓｎ−
Ａｙ二元合金層、６・・・・・・Ａ２會、７・・・・・
・Ａｕ層、８・・・・・・シリコン素子チップ。 代理人 弁理士 内 ＦＡＪＷ ′） 翁３０
Claims (1)
- シリコン素子チップの裏面電極構造をＮｉ−Ｓｎ−Ａｇ
又はＮｉ−Ｓｎ−Ａｇ−Ａｕの多層構造でＮｉとＡｇの
間にＳｎを介して構成することを特徴とするシリコン半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314307A JPS63161631A (ja) | 1986-12-24 | 1986-12-24 | シリコン半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314307A JPS63161631A (ja) | 1986-12-24 | 1986-12-24 | シリコン半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161631A true JPS63161631A (ja) | 1988-07-05 |
Family
ID=18051779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314307A Pending JPS63161631A (ja) | 1986-12-24 | 1986-12-24 | シリコン半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150228A (ja) * | 2013-02-04 | 2014-08-21 | Toyota Central R&D Labs Inc | 積層電極 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287360A (en) * | 1976-01-16 | 1977-07-21 | Nec Home Electronics Ltd | Semiconductor device |
| JPS5323568A (en) * | 1976-08-18 | 1978-03-04 | Toshiba Corp | Semiconductor device |
| JPS5694663A (en) * | 1979-12-27 | 1981-07-31 | Nec Home Electronics Ltd | Semiconductor device |
| JPS56142633A (en) * | 1980-04-08 | 1981-11-07 | Mitsubishi Electric Corp | Forming method for back electrode of semiconductor wafer |
| JPS58164232A (ja) * | 1982-03-24 | 1983-09-29 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-12-24 JP JP61314307A patent/JPS63161631A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287360A (en) * | 1976-01-16 | 1977-07-21 | Nec Home Electronics Ltd | Semiconductor device |
| JPS5323568A (en) * | 1976-08-18 | 1978-03-04 | Toshiba Corp | Semiconductor device |
| JPS5694663A (en) * | 1979-12-27 | 1981-07-31 | Nec Home Electronics Ltd | Semiconductor device |
| JPS56142633A (en) * | 1980-04-08 | 1981-11-07 | Mitsubishi Electric Corp | Forming method for back electrode of semiconductor wafer |
| JPS58164232A (ja) * | 1982-03-24 | 1983-09-29 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150228A (ja) * | 2013-02-04 | 2014-08-21 | Toyota Central R&D Labs Inc | 積層電極 |
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