JPS6315588B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、薄膜EL表示装置の駆動方式に関し、
特に高耐圧ＮチヤンネルMOS型ICを用いた駆動
回路の改良技術に関するものである。

まず、本発明の実施例に使用する二重絶縁型薄
膜EL表示素子および先願発明について説明する。

本発明に使用する二重絶縁型薄膜EL素子は、
第１図に示すようにガラス基板１の上にIn₂O₃よ
りなる帯状の透明電極２を平行に設け、この上に
たとえばY₂O₃，Si₃N₄，TiO₂，Al₂O₃，SiO₂など
の誘電物質層３、Mnなどの活性剤をドープした
ZnSよりなるEL層４、上記と同じくY₂O₃，
Si₃N₄，TiO₂，Al₂O₃，SiO₂等の誘電物質層３′
を蒸着法、スパツタリング法のような薄膜技術を
用いて順次500〜10000Åの膜厚に積層して３層構
造にし、その上に上記透明電極２と直交する方向
にAlなどより帯状の背面電極５を平行に設けた
構成をしている。この構成の二重絶縁型薄膜EL
表示装置において、透明電極群２のうちの１つと
背面電極群５のうちの１つに適当な交流電圧を印
加すると、両電極が交差して挾まれた微少面積部
分のEL層４が発光する。この微少面積部分が文
字、記号、模様を表示する場合の一絵素に相当す
る。したがつてこの一絵素を１個ずつ選択走査し
て、または選択された絵素全部を同時に駆動して
文字、記号等を表示する。この薄膜EL表示装置
は高輝度発光し寿命が長く安定であるなどの点で
従来の分散型EL素子に比べて優れた特性を持つ
ている。

上記薄膜EL素子は、電極間に誘電物質層３，
３′で挾持されたEL層４を介在させるものである
から等価回路的には容量性素子と見ることができ
る。この内容に関する出願としては、特願昭51−
92571号、特願昭52−13630号、特願昭52−13631
号、特願昭52−121213号、特願昭52−121214号な
どを挙げることができる。また、本件出願人は上
記の出願の改良を特願昭53−10093号（昭和53年
１月30日出願）で「薄膜EL表示装置の駆動回路
及び駆動方法」として出願している。

上記特許出願のうち、特願昭52−121213号で出
願した発明を以下に説明する。

第２図は特願昭52−121213号（特開昭54−
53981号公報）に開示した駆動回路図を示し、第
３図はそのタイムチヤートを示す。

第２図において、１０は前述の薄膜EL表示装
置を示し、この図ではＸ方向電極X₁〜X_nをデー
タ側電極とし、Ｙ方向電極Y₁〜Y_oを走査側電極
とし、電極のみを示している。

２０は共通線Ａに電圧Vpreを信号S₁で動作す
るトランジスタ２１，２２を介して印加する駆動
回路である。

３０はデータ側のダイオードアレイを示し、共
通線ＡとＸ電極の間にダイオード３１ａ，３１ｂ
…３１ｍが接続されこれはデータ側駆動線の分離
と後述する高耐圧トランジスタよりなるスイツチ
ング素子の逆バイアスを保護する作用をする。

４０はデータ側のスイツチング素子回路でＮチ
ヤンネルMOSトランジスタよりなり、Ｘ電極と
アースライン間に接続され、書込みの非選択絵素
点に充電された電荷を放電させる回路を形成す
る。そしてこのトランジスタは入力電圧に対して
出力電流が第４図に示すように一定の関係を有す
る定電流型駆動素子として動作する。第４図の横
軸はソース―ドレイン間電圧Vdsで、縦軸はドレ
イン電流Idであり、ゲート電圧Vgをパラメータ
として図の曲線のように変化する。

５０は走査側のスイツチング素子回路で、Ｎチ
ヤンネルMOSトランジスタよりなり、Ｙ電極と
アースライン間に接続され書込みの選択絵素点に
書込み電圧を印加する回路を形成する。

６０はＹ方向電極の奇数番目のラインにカソー
ド側が接続されたアノード共通のダイオードアレ
イである。

７０はＹ方向電極の偶数番目のラインにカソー
ド側が接続されたアノード共通のダイオードアレ
イである。

上記ダイオードアレイ６０，７０は走査側駆動
線の分離とスイツチング素子の逆バイアスを保護
するものである。

８０はダイオードアレイ６０の共通線Ｂを発光
閾値電圧Vthまで引上げるため電源電圧として
Vthを持ち、信号S₂によつて動作するトランジス
タ８１，８２により書込み駆動を行なう駆動回路
である。

９０は同じく共通線Ｃを発光閾値電圧Vthまで
引上げるため電源電圧としてVthを持ち信号S₃に
よつて動作するトランジスタ９１，９２により書
込み駆動を行なう駆動回路である。

１００は１フイールド走査の終了時に、薄膜
EL表示装置全面にフイールドリフレツシユパル
スを印加するため信号S₄によつて動作するトラン
ジスタ１０１，１０２を介して駆動線Ｂ，Ｃにフ
イールドリフレツシユパルスを供給する駆動回路
である。

次にこの回路の動作を第３図のタイムチヤート
とともに説明する。

Γ 第１段階T₁：予備充電 回路５０の全ての走査側スイツチング素子SS₁
〜SSnのゲートにハイレベル信号を供給し、総て
をON状態にする。このときデータ側のスイツチ
ング素子回路４０の全トランジスタSD₁〜SD_nは
OFF状態にされている。そして駆動回路２０の
入力端子S₁に信号が供給されトランジスタ２１，
２２がオンになり回路３０の共通線Ａに電圧
Vpreを印加する。したがつてすべてのデータラ
インX₁〜X_nより薄膜EL表示装置の全絵素に電圧
Vpreが充電される。ここで電圧Vpreは薄膜EL素
子の発光電圧Vwと閾値電圧Vthとの間に、Vpre
＝Vw−Vthの関係がある。

Γ 第２段階T₂：放電変調期間 走査側スイツチング回路５０のトランジスタ
SS₁〜SS_oの全てをOFFにし、変調側駆動回路４
０の非発光絵素に接続されたトランジスタを選択
してトランジスタSD₁〜SD_nを入力電圧と出力電
流に一定の関係を有するよう定電流駆動させて、
上記第１段階にて充電された電荷を定電流放電す
る。回路４０のトランジスタSDiのドレインに流
れる放電電流をidとしたとき、 id＝−ＣdV／dt ……(1) ただし、Ｃは変調側駆動ラインX₁〜X_nから見
た各ラインの容量の合計、すなわち、マトリツク
スパネルの１絵素容量をCeとして全ての絵素容
量は同じであり総絵素数がｎのときＣ＝nCeであ
る。

の関係があり、またトランジスタSD₁〜SD_nは定
電流型駆動素子であるから、単位時間当りの放電
電圧Ｖは、 Ｖ＝∫〓_p−id／Ｃdt＝Vpre−id／Ｃτ……(2) ただし、τは放出時間 となる。

今、たとえば変調側駆動回路４０の素子として
入力ゲート電圧Vgとドレイン電流Idが次式の比
例関数を有するＮチヤンネルMOSトランジスタ
を使用する。

Id＝gmVg ……(3) ただしgmはトランジスタのゲート―ドレイン
間の相互コンダクタンスであり、この式では比例
定数とする。

変調側駆動回路４０に接続された駆動線Xiを
駆動する定電流型駆動素子SDiの入力ゲート電圧
をVg（ｉ）とし、その相互コンダクタンスをgm
（ｉ）とした場合、電圧Vg（ｉ）を期間τの間、
トランジスタSDiのゲートに印加した後の駆動線
Xiの電圧Ｖ（ｉ）は、上記(2)，(3)式より、 Ｖ（ｉ）＝Vpre−id／Ｃτ＝Vpre−iD／Ｃτ ＝Vpre−gm（ｉ）／Ｃ・Vg（ｉ）τ ……(4) ただし、Idはドレイン電流で、放電電流idと同
じである。

となる。

回路４０を構成する素子SD₁〜SD_nの相互コン
ダクタンスgmが充分にバラツキの少ない素子で
あるとすると、gm（ｉ）≒gm（ｋ≠ｉ）＝gmが成
立し、したがつてgm／Ｃは定数Ｋとみなすことがで き、(4)式は次式(5)のようになる。

Ｖ（ｉ）＝Vpre−Ｋ・Vg（ｉ）τ ……(5) この(5)式より電圧Ｖ（ｉ）を決定するパラメー
タには、駆動素子SDiの入力ゲート電圧Vg（ｉ）
と入力ゲート電圧印加時間τの二つあることが分
る。

したがつて、薄膜EL素子を振幅変調して中間
調表示するための手段には、定電流型駆動素子の
入力に一定期間映像信号に対応する振幅を持つ信
号を加える方法と、定電流型駆動素子の入力に映
像信号に対応するパルス幅をもち一定電圧の信号
を加える方法がある。前者を振幅変調入力信号に
よる振幅変調駆動方式、後者をパルス幅変調入力
信号による振幅変調駆動方式という。

振幅変調入力信号による振幅変調駆動方式は、
トランジスタSDiのゲートに映像信号に応じて電
圧が変化する信号を加えれば、この方式を実施で
きる。

またパルス幅変調入力信号による振幅変調駆動
方式は、トランジスタSDiの入力に映像信号に応
じてパルス幅が変化する信号を加えれば、この方
式を実施できる。

この第２段階で書込み絵素に映像信号の大きさ
に応じた電圧が予備充電される。

Γ 第３段階T₃：書込み駆動 次に走査側スイツチング回路５０の全トランジ
スタSS₁〜SS_oおよびデータスイツチング回路４
０の全トランジスタSD₁〜SD_nをOFF状態にす
る。

この状態のとき、変調側駆動電極X₁〜X_nは第
２段階における変調側素子SD₁〜SD_nの入力に応
じた電圧Ｖ（ｉ）、ｉ＝１，２，…，ｍにてホール
ドされている。

ここで選択された走査電極Yjを駆動する駆動
素子、すなわちトランジスタSSjをONにして他
の全ての走査側駆動素子すなわち、トランジスタ
SS_k≠ｊはOFF状態に保つ。この走査電極Yjが奇
数番目の走査電極の場合には、偶数番目の走査電
極に接続されたダイオードアレイ回路７０の共通
線Ｃを書込み駆動回路９０によつて発光閾値電圧
Vthまで引上げる。この書込み駆動によつて選択
走査電極Yjを除くすべての走査側電極Y_k≠jは発
光閾値電圧Vthまで引上げられるため変調側電極
X₁〜X_nの電圧Vw（ｉ），ｉ＝１，２，…ｍは Vw（ｉ）＝Ｖ（ｉ）＋Vth ……(6) となる。

選択された走査電極YjのトランジスタはON状
態にあるため、選択走査電極Yj上の絵素Ｅ（ｉ，
ｊ）には(6)式の電圧が印加され書込み電圧Vw
（ｉ）に対応した発光が行なわれる。

一方選択されていない走査電極Y_k≠jの絵素Ｅ
（ｉ，ｋ≠ｊ）に印加される電圧はＶ（ｉ）であ
る。

選択走査電極Yj上の選択絵素を発光せしめ、
非選択走査電極Y_k≠j上の非選択絵素を発光させな
いように上記各電圧は、 Ｖ（ｉ）VpreVthVw（ｉ） ……(7) の関係になるように共通線駆動回路２０，８０，
９０，１００の各電圧を設定しておく。

以上の３段階により選択走査電極Yj上の絵素
を中間調書込み駆動することができる。

次に奇数番目の走査電極の書込みが終つた後、
順次駆動のため偶数番目の走査電極の書込みをす
るには、第１段階T₁：予備充電、第２段階T₂：
放電変調期間の各駆動を既述の通り行なう。第３
段階T₃：書込み駆動のとき、走査電極Y_j+1を選
択し、偶数番目の走査電極を書込むために、奇数
番目の走査電極に接続されたダイオードアレイ回
路６０の共通線Ｂを書込み駆動回路８０によつて
発光閾値電圧Vthまで引上げる。

以上第１段階、第２段階、第３段階の駆動を繰
返して奇数番目の走査電極と偶数番目の走査電極
を順次書込み駆動する。

そして順次走査が終り１フイールドの中間調書
込みが終了したとき、リフレツシユ期間Refでフ
イールドリフレツシユパルスが駆動回路１００、
ダイオードアレイ回路６０，７０を介して加えら
れる。このとき走査側スイツチング回路５０の全
トランジスタSS₁〜SS_oはオフ、データ側スイツ
チング回路４０の全トランジスタSD₁〜SD_nはオ
ンにされる。フイールドリフレツシユパルスの電
圧側は上記各走査電極ごとより加えられた最高輝
度の書込み電圧と等しく、薄膜EL表示装置にと
つて逆極性になるよう加える。したがつて薄膜
EL表示装置は書込み電圧とフイールドリフレツ
シユパルスとで交番駆動されることになる。フイ
ールドリフレツシユパルスが加えられるとき、書
込み電圧が加えられた絵素は分極しているため、
この分極による電界とフイールドリフレツシユパ
ルスとが重畳して書込み絵素のみを発光させる。
書込み絵素の分極量は発光輝度の大きさに比例し
ているので、フイールドリフレツシユパルスが印
加されたときも上記分極量に応じた発光、すなわ
ち中間調表示をする。またフイールドリフレツシ
ユパルスは分極のかたよりをなくし、次のフイー
ルドで書込み電圧が加えられたときに、書込み絵
素の発光を可能にしている。

この実施例において、各電圧及びパルス定数は
次のように決められた。

Vpre＝70（ボルト） Vth＝140（ボルト） −Vw＝−210（ボルト） 印加パルス幅：40（μsec） １フイールド期間：16.7（msec） なお、上記実施例において、書込み駆動回路８
０，９０は発光閾値電圧Vthを供給するが、この
回路は発光閾値電圧以下の電圧を供給すればよ
く、そしてこの発光閾値電圧より低下した電圧分
だけ駆動回路２０の電圧を上昇させる必要があ
る。ただし駆動回路２０の供給電圧が発光閾値電
圧を越えてはならない。

また薄膜EL表示装置が印加電圧と発光輝度に
ヒステリシス特性を持つ場合にも、上記実施例と
同様にして書込みをすることができる。また、駆
動回路８０，９０からの供給電圧を維持電圧に変
化させるか、または維持電圧を持つ駆動回路を用
意すれば維持駆動することができる。このとき維
持駆動を交番駆動するためにはデータ側走査電極
の側に逆極性の維持電圧を供給する回路を配設す
ればよい。更に消去駆動は駆動回路８０，９０か
らの供給電圧を消去電圧に変化させるか、または
消去電圧を持つ駆動回路を配設すればよい。

この駆動方式は薄膜EL表示装置を中間調表示
するものであるが、まず、この装置に使用される
ＮチヤンネルMOS型IC（トランジスタ）について
第５図とともに簡単に説明する。Ｎチヤンネル
MOSはＰ型サブストレート４１にＮ型のソース
４２、Ｎ型のドレイン４３を設け、強化シリコン
などを介してゲート４４を載置した形状をしてい
る。ドレイン４３はグランド電位であるサブスト
レート４１に対して正電位に保たれる。

次に第６図に示す薄膜EL表示装置の駆動回路
特願昭53−10093号≪特開昭54−102898号公報≫
で出願済）について説明する。なお、第７図は第
６図に示した回路のタイムチヤートである。また
第２図に示した回路と同一部分には同一の符号を
付し、説明を省略する。

ただし、回路８０と９０の電圧Vwaは発光開
始電圧Vthと最高輝度発光電圧V₀との中間電圧
で、Vw＝Vth＋V₀／２である。

また回路１１０は共通線Ｂ，Ｃを介して走査電
極側より予備充電電圧Vpreを印加する回路で、
信号S₅によつて動作するトランジスタ１１１，１
１２を備えている。

次にこの回路の動作の詳細について第７図に示
すタイムチヤートとともに説明する。

Γ 第１段階T₁：予備充電期間 回路５０のすべての走査側スイツチング素子
SS₁〜SS_oのゲートにハイレベル信号を供給し、
全てをON状態にする。このときデータ側のスイ
ツチング素子回路４０のMOSトランジスタのす
べてはOFF状態にされている。そして駆動回路
２０の入力端子S₁に信号が供給されトランジスタ
２１，２２がONになり、回路３０の共通線Ａに
予備充電電圧Vpreが印加される。

したがつて全てのデータラインX₁〜X_nより薄
膜EL表示装置の全絵素に電圧Vpreが充電される
こととなる。ここで電圧Vpreは薄膜EL素子の最
高輝度発光電圧V₀と閾電圧Vthとの間に2Vpre＝
V₀−Vthの関係がある。

Γ 第２段階T₂：放電変調及び走査側引き上げ
期間 走査側スイツチング回路５０のMOSトランジ
スタSS₁〜SS_oのすべてをOFFし、データ側スイ
ツチング素子アレイのうち非発光絵素に接続され
たMOSトランジスタSD_k（ｋ≠ｉ）のみONし、
発光絵素Ｅ（ｉ，ｊ）に接続されたMOSトランジ
スタSDiはOFFに保つ、またこのMOSトランジ
スタSDkをONする同タイミングで走査側予備充
電回路１１０の入力端子S₅に信号が供給され、ト
ランジスタ１１１，１１２をONにし回路６０，
７０の共通線Ｂ，Ｃに電圧Vpreを印加し全絵素
を走査側から引き上げる。

Γ 第３段階T₃：書込み駆動期間 次に第６図中絵素Ｅ（ｉ，ｊ）をたとえば書込
み絵素点とすると、該選択点と接続されていない
回路７０の共通線Ｃを書込み電圧Vwに引き上げ
るため、回路９０の入力端子S₃に信号が供給され
る。

この時、絵素Ｅ（ｉ，ｊ）の走査側MOSトラン
ジスタSS_jのみONし、他の走査側MOSトランジ
スタSSl（ｌ≠ｊ）はOFFに保たれる。またこの
期間中データ側MOSトランジスタはすべてOFF
に保たれる。この書込み駆動によつて選択走査電
極Yjを除くすべての走査側電極は発光開始電圧
Vthと最高輝度発光電圧V₀との中間電圧Vw＝
Vth＋V₀／２まで引き上げられる。

以上第１〜第３段階の駆動により第６図に代表
例として絵素Ｅ（ｉ，ｊ）、Ｅ（ｉ，ｊ＋１）の印
加波形を示す如く選択走査電極上の各絵素には、
発光を望む場合電圧Vw＋Vpreが印加され、また
発光を望まない場合電圧Vw−Vpreが印加され、
変調電圧は2Vpreとなる。

なお選択走査電極外の各絵素には±Vpreの電
圧が印加されるが、通常電圧Vpreは電圧Vthよ
り十分低く保たれるため、発光を供うことはな
い。そして順次走査が終りフイールドリフレツシ
ユパルスRefが駆動回路100ダイオードアレイ回
路６０，７０を介して加えられる。このとき走査
側スイツチング回路５０の全MOSトランジスタ
はOFF、データ側スイツチング回路４０の全
MOSトランジスタはONにされる。フイールド
リフレツシユパルスの電圧値は上記各走査電極ご
とより加えられた最高輝度の書込み電圧V₀と等
しく薄膜EL表示装置にとつて逆極性となるよう
に加える。フイールドリフレツシユパルスが加え
られると書込みが加えられ発光した絵素は分極し
ているため、この分極による電界とフイールドリ
フレツシユパルスとが重畳して書込み発光した絵
素のみが発光する。

本発明は上記第６図に示す駆動回路を基本と
し、EL表示素子にＮチヤンネルMOSを介して電
圧V_w，VRef，Vpreを印加する駆動回路（以下
共通線駆動回路と総称する）を改良することによ
り、薄膜EL表示装置として利便性があり、回路
部品及び回路部品配置用基板の小型化を達成する
ことができ、表示画面のチラツキを呈しない周波
数を保持して走査電極数の大きい即ち１ライン走
査時間の短い場合にも表示装置としての信頼性を
損なうことなく充分な輝度コントラスト化を得る
ために必要な書込み電圧パルス幅、予備充電電圧
パルス幅を印加することのできる共通線駆動回路
を有する薄膜EL表示装置の駆動回路を提供する
ことを目的とするものである。

以下、本発明を実施例に従つて図面とともに詳
説する。

第８図は本発明の１実施例を示す駆動回路図で
ある。また第９図はそのタイムチヤートを示す。

第８図において第６図と同一部分には同一の符
号を付し、説明を省略する。異なる部分として２
５は共通線Ａを介してデータ側より予備充電電圧
Vpreを印加する回路であり、１０５は共通線Ｂ，
Ｃを介して走査側より予備充電電圧Vpreを印加
する回路である。即ち、２５及び１０５の回路は
各々第６図中２０，１１０の回路と対応する。８
５はダイオードアレイ６０の共通線Ｂを電圧Vw
まで引き上げる共通線駆動回路である。９５はダ
イオードアレイ７０の共通線Ｃを電圧Vwまで引
き上げる共通線駆動回路である。ここで、回路８
５と９５の電圧Vwは発光開始電圧Vthと最高輝
度発光電圧V₀との中間電圧でVw＝Vth＋V₀／２で ある。

ところで第６図中に示すフイールドリフレツシ
ユパルス電圧VRefを前記Vwと等しくした場合
においても充分な輝度、コントラスト比が得られ
ることが実験的に確認されている。

本発明は、従来、第６図中に示すように書込み
電圧を印加する為２回路、フイールドリフレツシ
ユパルスを印加する為に１回路、合計３回路によ
つて構成されていた部分を、書込み電圧を印加す
る回路及びフイールドリフレツシユパルスを印加
する回路を同一の（駆動）回路で行なうことを企
図し、ダイオードアレイ５０，６０の共通線Ｂ，
Ｃに接続される２回路８５，９５によつて構成す
ることを特徴とする。

駆動回路数を低減することは、回路部品数を低
減し得ること、また、回路部品基板面積を小さく
できることの利点があり、またVRef用電源を除
くことができ、EL表示装置の小型化及び用い易
さ向上に寄与し得る。

また本発明の実施例に使用する薄膜EL表示装
置の駆動方法においてフイールドリフレツシユパ
ルスはデータ側電極のそれぞれに接続されたすべ
てのＮチヤンネルMOS型トランジスタ回路を介
して印加される。すなわちEL素子全面に同時に
フイールドリフレツシユパルスを印加するもので
ある。この為、フイールドリフレツシユ電圧を印
加する駆動回路に関して従来の１回路による構成
と比較して本発明は２回路である為、フイールド
リフレツシユパルス電圧印加時に１回路当りの負
荷容量としては実質的に1/2に低減される。この
為フイールドリフレツシユパルス立上り時間が短
縮されフイールドリフレツシユパルスの印加時間
を短縮できる。このことはEL表示素子の長期間
使用時における微小破壊点数を低減する付加的効
果をもつ。

また本発明の実施例に使用する薄膜EL表示装
置の駆動方法において順次走査期間中は第１〜第
３段階の駆動を繰り返し行なうものであるが各段
階の切り換わり時、例えば第３段階から第１段階
への切り換わり時において第６図中選択点と接続
されていない共通線Ｂ(C)を書込み電圧、Vwに引
き上げた回路８０，９０は入力端子S₂（S₃）の信
号が切れた後もトランジスタのいわゆる蓄積時
間、立下り時間の間、完全に電源Vwと遮断され
た状態ではない。この為、入力信号S₂（S₃）の信
号が切れた通常７〜8μsec以上の休止期間を設け
て第１段階を開始しトランジスタ８２，９２から
走査側MOSトランジスタ回路５０を介して電源
Vwから過大電流が流れ、トランジスタ８２，９
２、あるいはMOSトランジスタ５０が破壊され
ることを防いでいる。また同様の理由により第１
段階と第２段階、第２段階と第３段階の切り換時
にも通常４〜5μsecの休止期間を設けている。

ところで、該薄膜EL表示素子は容量性素子で
ある為、書込み電圧（リフレツシユ電圧）Vw、
変調電圧の印加時に時定数による一定の充電時間
を必要とすることは当然であり、充分な輝度コン
トラスト比を得る為に通常30μsec程度以上の書込
み電圧Vwパルス幅を印加することが望ましい。
特に、目にチラツキを感じないフレーム周波数を
保持し走査電極数の大きい場合（例えば240本程
度）、即ち、１ライン走査時間が短かくなる場合
においても充分な輝度、コントラスト比を得る為
には一定の変調電圧及び書込み電圧印加時間を保
つ必要があり、この為、第１〜第３段階の休止時
間を短かくすることが望ましい。

しかしながら本発明の如く、書込み電圧とフイ
ールドリフレツシユパルスを同一の駆動回路で印
加する場合、駆動回路に要求される性能として全
パネル容量の1/2という大きい負荷を駆動し得且
つ上記したことにより休止時間を短かくする必要
性からトランジスタの蓄積時間、立下り時間を短
かくすることを満たす必用があり、この点に実用
上の困難さがある。

従来、第６図中回路８０，９０，１００で示す
回路構成において、書込み電圧印加用、フイール
ドリフレツシユ電圧印加用としてはスイツチング
時間、電力定格等の異なる二種類のトランジスタ
を用いて実用に供していた。同一のトランジスタ
を用いて、上記した実用上の困難さを克服するこ
とは難かしいという実験的事実に基くためのもの
である。

しかしながら本実施例は第８図の回路８５，９
５で示す如く、論理信号電圧レベルとのインター
フエースにおいて段間結合トランスを用いた回路
構成に同一種類のトランジスタを用い全パネル容
量の1/2という大きい負荷を駆動し、トランジス
タの蓄積時間、立下り時間を短かくして休止時間
を５〜6μsecにすることができる実験的事実を得
た。

なお、第８図中変調用駆動回路２５，１０５も
同様の理由で段間結合トランスを用いる。

段間結合トランスは入出力段トランジスタの構
成の異なる種々の形態に適用できる。その実施例
を第１０図ａ，ｂ，ｃに示す。

以上詳説した如く、本発明によれば回路構成が
小型化され、表示装置としての利便性が向上す
る。

【図面の簡単な説明】

第１図は薄膜EL表示装置の一部切欠斜視図、
第２図は従来例を示す薄膜EL表示装置の駆動回
路図、第３図は第２図の回路のタイムチヤート、
第４図は第２図の回路を構成する素子の電圧−電
流特性図、第５図は本発明に使用するＮチヤンネ
ルMOSの断面図、第６図は他の従来例を示す薄
膜EL表示装置の駆動回路図、第７図は第６図の
回路のタイムチヤート、第８図は本発明の１実施
例を示す駆動回路図、第９図は第８図の回路のタ
イムチヤート、第１０図は本発明の他の実施例を
示す要部回路構成図である。 １０……薄膜EL表示装置、２０……予備充電
電源回路、４０……データ側スイツチング回路、
５０……走査側スイツチング回路、８０，９０…
…書込み電圧回路、１００……リフレツシユ回
路、８５，９５……共通線駆動回路。

Claims (1)

1. 【特許請求の範囲】 １ EL層の両面に誘電体層を設け、該誘電体層
   の両表面に互いに直交する方向にマトリツクス状
   に電極を形成した薄膜EL表示装置の駆動回路に
   おいて、 上記電極の一方を走査側電極とし、他方をデー
   タ側電極として、 上記データ側電極より第１予備充電電圧を印加
   して全絵素を予備充電する回路と、 書き込み、非書き込み情報に応じて上記データ
   側電極から上記第１予備充電電圧を放電変調する
   期間に、上記走査側電極より第２予備充電電圧を
   重畳印加する回路と、 奇数番目と偶数番目の走査側電極に分離して設
   けられ、選択走査側電極を含まない奇数番目又は
   偶数番目の一方の走査側電極に交互に所定の書き
   込み電圧を印加して、上記選択走査側電極を含ま
   ない２分の１に分離した走査側電極から、上記選
   択走査側電極上の書き込み絵素部分に、保持され
   ている予備充電電圧に重畳させて上記書き込み電
   圧を印加する回路とを有し、 １フイールドの順次走査の後のリフレツシユ期
   間に、上記奇数番目と偶数番目に分離して設けた
   両書き込み電圧印加回路から同時に、それぞれの
   上記書き込み電圧をフイールドリフレツシユ電圧
   として、上記全走査側電極に印加する手段を設け
   てなることを特徴とする薄膜EL表示装置の駆動
   回路。