JPS62515B2 - - Google Patents

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JPS62515B2
JPS62515B2 JP4818778A JP4818778A JPS62515B2 JP S62515 B2 JPS62515 B2 JP S62515B2 JP 4818778 A JP4818778 A JP 4818778A JP 4818778 A JP4818778 A JP 4818778A JP S62515 B2 JPS62515 B2 JP S62515B2
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JP
Japan
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voltage
circuit
electrode
write
thin film
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JP4818778A
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JPS54140427A (en
Inventor
Masahiro Ise
Kenzo Inazaki
Katsuyuki Machino
Chuji Suzuki
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Sharp Corp
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Sharp Corp
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Description

【発明の詳細な説明】 <梗概> 本発明はメモリ付薄膜EL素子を駆動する電極
選択回路の耐圧要求を低減する回路に関するもの
である。
メモリ付マトリツクス薄膜EL素子を駆動する
ため、データ電極の選択回路をN型トランジスタ
で構成し、走査電極の選択回路をP型トランジス
タで構成している。N型トランジスタは本件出願
人が出願したように高耐圧化することが可能であ
るとともに、ゲート選択回路も含めてドライバ回
路を1つの半導体基板上に作り、IC化すること
ができる。しかし、P型トランジスタは原理的に
も高耐圧のものは製造困難であり、1パツケージ
当り4素子以上のものは製造されていないという
実状からも明らかなようにP型トランジスタの高
集積化は不可能に近く、ゲート選択回路等のロジ
ツク回路とともにIC化できる見込みも薄く、ま
たこのトランジスタは製造コストが高いという問
題点を内包する。
本発明は走査電極を駆動するP型トランジスタ
の所要耐圧を下げる回路及び駆動方法を提供する
ものである。
<先願発明> メモリ付薄膜ELマトリツクス素子の構成及び
特性は本件出願人が出願した特願昭50−83767号
「大容量性表示素子の駆動回路」その他に説明さ
れている。
即ち、薄膜EL表示装置はガラス基板の上に透
明電極を縞状に配置し、この上に例えばY2O3
Si3N4、TiO2、Al2O3等の誘電物質を、更にこの
上に例えばMnをドーブしたZnS等の螢光層を、
その上に更にY2O3、Si3N4、TiO2、Al2O3等の誘
電物質を蒸着法、スパツタ法等の薄膜技術により
各々の層を500〜10000Åの厚さに被着して2重絶
縁型3層構造にして、その上に上記透明電極と直
交する方向に縞状の背面電極を配置しマトリツク
ス形電極を構成する。かかる構造の3層構造薄膜
EL表示装置において、透明電極群のうちの一つ
と背面電極群のうちの一つを選び適当な交流電圧
を印加すると、この両電極が交差して挾まれた微
少面積部分が発光する。これが画面の一絵素に相
当する。これの組合せによつて、文字、記号、模
様等を表示する。
このような構造のEL素子は輝度や寿命、安定
性の点で従来の分散型EL素子に比して優れた特
性を有しているが、このEL素子は新たな特徴と
して印加電圧と発光輝度の間にヒステリシス特性
を示す。最初電圧振幅V1のパルスを印加する
と、輝度は低レベルの輝度B1にある。ここで維
持電圧V1は発光閾値電圧VthとするとV1>Vthで
ある。維持電圧V1の連続印加では輝度B1は維持
される。次に書込み電圧V2(V2>V1)を印加する
と、輝度は高レベルの輝度B3まで一挙に上昇
し、以後一定時間内に電圧が維持電圧V1に再び
戻つても輝度は先の輝度B1より大きい輝度B2
落着く。維持電圧V1の連続印加期間中輝度はB2
に維持される。この状態のとき、次に消去電圧
V3(V3<V1)を印加すると、輝度レベルは急激に
減少し、再び維持電圧V1まで戻すと前の低レベ
ルの輝度B1に落着く。この履歴現象は書き込み
電圧の振幅やパルス幅、パルス周波数に応じて任
意の小ループをとりうる。即ち中間調の表示も可
能である。
このように一度書込み電圧、又は消去電圧を与
えると、各絵素は維持パルスによつてそれぞれ与
えられた階調を失わずに発光し続けるのが、この
EL表示装置の他の表示装置に無い大きな特徴で
ある。上記の各電圧は組成や膜厚の物理条件や製
造条件、印加波形により大分異なるが、因みにあ
る試作例ではVth=200V、V1=210V、V2=210〜
280V、V3=190Vなる値を得ている。
この薄膜ELパネルの駆動回路を本発明者等は
特願昭52−126948号「薄膜EL素子の駆動回路」
及び特願昭52−130529号「薄膜EL素子の駆動回
路」で特許出願したのでこれを先願発明として第
1図に示し以下説明する。
10は前記薄膜EL素子であり、ここでは透明
電極11よりなる列(X)電極X1〜Xnと、アル
ミニウム等の背面電極12よりなる行(Y)電極
Y1〜Yoみを示す。
20はY電極へ正の維持電圧Vs1を電源ライン
Aより供給する回路で、維持信号T1によつて動
作するトランジスタ21,22より成り、各電極
Y1〜Yoとは各電極に接続したダイオード23,
23,………を介して接続する。
30は維持駆動時に全てのX電極をアースに導
く回路で、維持信号T4によつて動作するトラン
ジスタ31よりなり、各電極X1〜Xnとダイオー
ド32,32………を介して接続される。
40は全てのX電極へラインBより正の維持電
圧Vs1を供給する回路で、ラインCに加えられる
維持信号T3によつて動作するトランジスタ4
1,42よりなり、各電極X1〜Xnとはダイオー
ド43,………を介して接続される。
50は全てのY電極Y1〜Yoをアースに導く回
路で、各電極はダイオード51,………を介して
維持信号T2によつて動作するトランジスタ52
に接続される。
60はY電極Y1〜Yoを選択するスイツチング
回路で、各電極と電圧Vw,Ve,Vrを供給する電
源63のラインD間に高耐圧P型スイツチングト
ランジスタ61,………とダイオード62,……
…が接続され、上記トランジスタ61は垂直バイ
ナリアドレス信号によつて、動作するデコーダ
(図示しない)により選択動作される。デコーダ
は高電圧トランジスタにより直接トランジスタ6
1のベースを駆動するよう構成され、或いはオプ
トアイソレータ等によりバイナリアドレス信号の
レベルシフトを行い、5ボルト程度の出力により
トランジスタ61のベースを駆動するよう構成さ
れる。上記電源ラインDには書込み電圧、消去電
圧、読出し電圧を薄膜EL素子の動作モードに合
わせて選択的に出力し、上記トランジスタ61の
1個を通して選ばれたY電極の1つに上記電圧を
印加する。
70はX電極をアースに導びくスイツチング回
路で、各電極X1〜Xnに高耐圧N型トランジスタ
71,………が電極X1〜Xnとアース間に接続さ
れる。このトランジスタのベースには、書込み信
号WRITE、消去信号ERASEが水平バイナリア
ドレス信号によつて動作するアナログスイツチ
(図示しない)を介して加えられる。このトラン
ジスタ71,………は書込み、消去、読出しの時
の電極を選択するスイツチング素子として作用す
る。
上記駆動回路は次のように動作する。(第2図
参照) Γ維持駆動 第1のタイミングで信号T1が回路20に加え
られるとともに、信号T4が回路30に加えられ
る。従つて、維持電圧Vs1はトランジスタ22→
ダイオード23,………→Y電極→X電極→ダイ
オード32,………トランジスタ31を介して加
えられる。
第2のタイミングで信号T2が回路50に加え
られ、ダイオード44→ダイオード43,………
→X電極→Y電極→ダイオード51,………→ト
ランジスタ52の回路に薄膜EL素子に残留して
いる電荷を放電させる。これは残留電荷による薄
膜EL素子のブレークダウンを防止するためであ
る。
第3のタイミングで信号T2が回路50に、ま
た信号T3が回路40に加えられる。従つて、維
持電圧Vs1はトランジスタ42→ダイオード4
3,………→X電極→Y電極→ダイオード51,
………→トランジスタ52を介して加えられる。
このときの維持電圧は薄膜EL素子に対して逆方
向に加えられる。
第4のタイミングで信号T4が回路30に加え
られ、ダイオード24→ダイオード23,………
→Y電極→X電極→ダイオード32,………→ト
ランジスタ31→の回路で残留電荷を放電させ
る。
以上の4つのタイミングを順次繰返して、維持
駆動を行う。
Γ書込み、消去、読出し駆動 薄膜EL素子の駆動モード、例えば書込み、消
去、読出し駆動に合わせて電源63は書込み電圧
Vw、消去電圧Ve、読出し電圧VrをラインDに出
力する。
そして、書込み、消去、或いは読出しを希望す
る絵素に接続されたX電極及びY電極のトランジ
スタ61,71を電極選択信号により選択的にオ
ンする。電極選択信号は維持駆動の第4のタイミ
ング終了後で第1のタイミングの開始前に与えら
れる。このため書込み電圧Vw、消去電圧Ve或い
は読出し電圧Vrは、ラインD→トランジスタ6
1→ダイオード62→Y電極→X電極→トランジ
スタ71の回路で加えられる。このときの駆動は
点順次方式、又は線順次方式により行われる。
<先願発明の問題点> 上記回路において、書込み電圧Vw、消去電圧
Ve及び読出し電圧Vrは維持電圧が加えられてい
ない時、即ち0Vの時加えられるから、トランジ
スタ61,………,71,………の耐圧は書込み
電圧Vw以上例えば250ボルト以上を必要とする。
この事情はダイオード23,32,43,51,
24,44に対してもあてはまり、同様の耐圧を
必要とする。トランジスタ61,71、ダイオー
ド23,32,43,51は薄膜EL素子の電極
数と同数用意する必要があるので、これら各素子
はIC化しなければ小型化することはできない。
ところで、N型トランジスタ71はロジツク回路
も含めてIC化することが可能であるがP型トラ
ンジスタ61は高耐圧のものを作ることが困難で
あるばかりでなく、集積化することは殆んど不可
能である。
<本発明の説明> 本発明は以上の点に鑑み、特にP型トランジス
タ61の所要耐圧を下げるとともにダイオード6
2を不要とし、回路構成の簡素化を達成した新規
有用な駆動回路及び駆動方法を提供することを目
的とするものである。
本発明の基本回路を第3図に示し、その動作を
第4図のタイムチヤートとともに説明する。
第3図において、第1図と同一回路部分は同一
符号を付して説明を省略する。但し、トランジス
タ61,71は第1図ではバイポーラトランジス
タであるが、第3図ではMOSトランジスタであ
るのでシンボルを変え、符号を61′,71′とし
ている。また第1図のダイオード62は廃止され
ている。電源81は耐圧軽減電圧発生部であり、
この実施例では維持電圧源である。第3図におい
て電源63′は書込用電圧(書込み電圧Vwを得る
ために維持電圧Vs1に重畳される電圧)Vweを発
生し、この電圧は書込み電圧Vwと維持電圧Vs1
との間にVwe=Vw−Vs1の関係がある。電源6
3′はトランジスタ61′のソース共通ラインとダ
イオード23のアノード共通ライン間に接続され
る。
第3図を簡略化した回路を第5図に示す。
第5図では薄膜EL素子を1絵素ELだけ表わし
そのX及びY電極を1本だけで表わしている。ま
た選択トランジスタ61′,71′、ダイオード2
3,32,43,51も1個だけ表わしている。
本発明の回路において、維持駆動は第1図の回
路と同様に行われるので説明を省略する。
書込み、消去、読出しなど電極を選択して駆動
するタイミングは第1図の場合とは異なり、次の
通り動作する。ここでは書込み駆動を例にして説
明する。
書込み駆動は3段階よりなる。
信号T1とT4が回路20と30に加えられ、維
持電圧Vs1を薄膜EL素子の全絵素に印加し、薄膜
EL素子の両端電圧が維持電圧Vs1になるまで加え
る。
次に、信号T1は加え続け、信号T4は0にす
る。そして書込みを希望する絵素を含むX電極及
びY電極を選択するため、電極選択信号TvとTh
をトランジスタ61′,71′に加える。従つて書
込み絵素には維持電圧Vs1と書込み用電圧Vweが
重畳されて印加され、書込み絵素は発光する。
最後に信号T1,Tv,Thを0にして信号T2
T4を加えて放電回路を形成し、薄膜EL素子の両
端電圧を0にする。
本発明は第5図に示す回路より明らかなように
ダイオード23の両端間に書込用電源63′とト
ランジスタ61′を並列に接続し、且つ第4図よ
り明らかなように維持電圧Vs1を全絵素に印加し
た後、書込用電圧Vweを印加している点が特徴で
ある。
このため本発明によれば次の理由で耐圧が軽減
される。
即ち、維持電圧Vs1を薄膜EL素子の全絵素に印
加した後、書込用電圧Vweを印加する場合に初め
トランジスタ22と31をオンにして全絵素に維
持電圧を加えると、薄膜EL素子は電極間に螢光
層を挾持する絶縁層を介在させているから等価的
にコンデンサと考えることができ、そのため維持
電圧の印加後にトランジスタ31をオフにしても
薄膜EL素子の両端電圧は維持電圧をに保つてい
る。従つて書込用電圧Vweを印加する場合のトラ
ンジスタ61′,71′のオン耐圧は書込用電圧
Vweとなる。
以上の理由によつてトランジスタ61′の絶対
耐圧は書込用電圧Vwe以上、トランジスタ71′
のオン耐圧は書込用電圧Vwe以上、トランジスタ
71′のオフ耐圧は維持電圧Vs1以上となる。一
実施例として維持電圧Vs1が210ボルト、書込用
電圧Vweが40ボルトなる値を得た。
また上記駆動回路において、書込み絵素に書込
み電圧を印加して書込み駆動した後、書込み電圧
を解除すると書込み絵素には書込み電圧に対応す
る充電電荷が残つており、この残留電圧が第5図
のR点へ印加される。残留電圧はほぼ維持電圧
Vs1と書込用電圧Vweの重畳されたVs1+Vwe=
Vwの高電圧値を有する。この場合、トランジス
タ22はダイオード23によつて残留電圧からフ
ローテイング状態にされているが、トランジスタ
61′のドレインには残留電圧が印加されること
になる。しかしながら、トランジスタ61′のソ
ースには書込用電圧源63′の書込用電圧Vweが
印加されているため、トランジスタ61′のソー
ス−ゲート間の実質的要求耐圧はVw−Vwe=
Vs1でよく、従つて維持電圧Vs1程度の耐圧を有
するMOSトランジスタ素子を用いることにより
第1図で必要とされたフローテイング用のダイオ
ード62,62,………を廃止することができ
る。即ち、トランジスタ61′は残留電圧に対し
てフローテイングにする必要がなくなりダイオー
ドの数が大幅に減少する。
このように本発明によれば、トランジスタ6
1′を構成するP型MOSトランジスタの必要耐圧
は40ボルト程度と低いので、製造方法が確立され
ており、また安価に入手することができ(例えば
デイスクリートトランジスタの1/8)、更にゲート
選択回路とも同一サブストレート上に集積するこ
とが可能である。本発明のトランジスタ71′は
DSA MOSトランジスタで構成されているが、こ
のトランジスタはコンデンサ負荷で用いると、オ
フ耐圧は高いが、オン耐圧は低いという特性があ
り、オン耐圧をオフ耐圧と等しい所で動作させる
とこわれ易い。しかし本発明ではオン耐圧がオフ
耐圧より低いので上記問題はない。
また本発明において、書込み駆動をするとき、
維持電圧を全絵素に印加し、書込用電圧を書込み
絵素にのみ加えるので、書込み絵素に書込み電圧
を印加して書込みが行われると同時に、その他の
絵素には維持電圧が印加され維持駆動することが
できる。この書込み駆動は維持電圧の印加タイミ
ングに合わせて行われる。
駆動回路は先願発明よりダイオードアレイが少
なくなり、コスト縮減に寄与するとともに実装容
積も小さくなる。
次に消去又は読出し駆動は維持パルスの第4の
タイミングと第1のタイミングの間で行われ、上
記書込み駆動と同じ要領で実施される。但し、初
めに加える電圧は維持電圧Vs1ではなく、消去あ
るいは読出し電圧より書込用電圧Vweだけ低い電
圧である。
【図面の簡単な説明】
第1図は先願発明の一実施例の回路図、第2図
は第1図のタイムチヤート、第3図は本発明の一
実施例の回路図、第4図は第3図の回路の動作を
説明するタイムチヤート、第5図は第3図の回路
の等価回路図を示す。 10:薄膜EL素子、20:維持電圧印加回
路、30:X電極のアース回路、40:維持電圧
印加回路、50:Y電極のアース回路、60:Y
電極選択回路、63′:書込用電圧源、70:X
電極選択回路、81:耐圧軽減電圧源。

Claims (1)

  1. 【特許請求の範囲】 1 互いに直交するマトリツクス電極間に誘電体
    薄膜で挾持された薄膜EL層を介在させてなる薄
    膜EL素子の駆動回路において、 維持電圧源と第1のスイツチング素子を含み、
    該第1スイツチング素子のオン時、上記薄膜EL
    素子の一方の電極より他方の電極に維持電圧を印
    加する回路と、 上記第1スイツチング素子と上記一方の電極間
    にあつて、書込み用電圧源と、第2のスイツチン
    グ素子を含み、上記維持電圧の印加後、上記第1
    スイツチング素子のオン状態を継続し、上記第2
    スイツチング素子の選択的オン動作により、上記
    維持電圧と上記書込み用電圧源の電圧を重畳し
    て、上記一方の電極より他方の電極に上記薄膜
    EL素子の書込み動作電圧を印加する回路と、 を備え、 上記第2スイツチング素子にはオフ時に、ドレ
    イン側に書込み絵素に書込まれた充電電荷の残留
    電圧が印加されることを特徴とする薄膜EL素子
    の駆動回路。
JP4818778A 1978-04-21 1978-04-21 Driving circuit for thin film el element Granted JPS54140427A (en)

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Publication Number Publication Date
JPS54140427A JPS54140427A (en) 1979-10-31
JPS62515B2 true JPS62515B2 (ja) 1987-01-08

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JP (1) JPS54140427A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0474672U (ja) * 1990-11-14 1992-06-30

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0474672U (ja) * 1990-11-14 1992-06-30

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