JPS62515B2 - - Google Patents

Description

【発明の詳細な説明】 ＜梗概＞ 本発明はメモリ付薄膜EL素子を駆動する電極
選択回路の耐圧要求を低減する回路に関するもの
である。

メモリ付マトリツクス薄膜EL素子を駆動する
ため、データ電極の選択回路をＮ型トランジスタ
で構成し、走査電極の選択回路をＰ型トランジス
タで構成している。Ｎ型トランジスタは本件出願
人が出願したように高耐圧化することが可能であ
るとともに、ゲート選択回路も含めてドライバ回
路を１つの半導体基板上に作り、IC化すること
ができる。しかし、Ｐ型トランジスタは原理的に
も高耐圧のものは製造困難であり、１パツケージ
当り４素子以上のものは製造されていないという
実状からも明らかなようにＰ型トランジスタの高
集積化は不可能に近く、ゲート選択回路等のロジ
ツク回路とともにIC化できる見込みも薄く、ま
たこのトランジスタは製造コストが高いという問
題点を内包する。

本発明は走査電極を駆動するＰ型トランジスタ
の所要耐圧を下げる回路及び駆動方法を提供する
ものである。

＜先願発明＞ メモリ付薄膜ELマトリツクス素子の構成及び
特性は本件出願人が出願した特願昭50−83767号
「大容量性表示素子の駆動回路」その他に説明さ
れている。

即ち、薄膜EL表示装置はガラス基板の上に透
明電極を縞状に配置し、この上に例えばY₂O₃、
Si₃N₄、TiO₂、Al₂O₃等の誘電物質を、更にこの
上に例えばMnをドーブしたZnS等の螢光層を、
その上に更にY₂O₃、Si₃N₄、TiO₂、Al₂O₃等の誘
電物質を蒸着法、スパツタ法等の薄膜技術により
各々の層を500〜10000Åの厚さに被着して２重絶
縁型３層構造にして、その上に上記透明電極と直
交する方向に縞状の背面電極を配置しマトリツク
ス形電極を構成する。かかる構造の３層構造薄膜
EL表示装置において、透明電極群のうちの一つ
と背面電極群のうちの一つを選び適当な交流電圧
を印加すると、この両電極が交差して挾まれた微
少面積部分が発光する。これが画面の一絵素に相
当する。これの組合せによつて、文字、記号、模
様等を表示する。

このような構造のEL素子は輝度や寿命、安定
性の点で従来の分散型EL素子に比して優れた特
性を有しているが、このEL素子は新たな特徴と
して印加電圧と発光輝度の間にヒステリシス特性
を示す。最初電圧振幅V₁のパルスを印加する
と、輝度は低レベルの輝度B₁にある。ここで維
持電圧V₁は発光閾値電圧VthとするとV₁＞Vthで
ある。維持電圧V₁の連続印加では輝度B₁は維持
される。次に書込み電圧V₂（V₂＞V₁）を印加する
と、輝度は高レベルの輝度B₃まで一挙に上昇
し、以後一定時間内に電圧が維持電圧V₁に再び
戻つても輝度は先の輝度B₁より大きい輝度B₂に
落着く。維持電圧V₁の連続印加期間中輝度はB₂
に維持される。この状態のとき、次に消去電圧
V₃（V₃＜V₁）を印加すると、輝度レベルは急激に
減少し、再び維持電圧V₁まで戻すと前の低レベ
ルの輝度B₁に落着く。この履歴現象は書き込み
電圧の振幅やパルス幅、パルス周波数に応じて任
意の小ループをとりうる。即ち中間調の表示も可
能である。

このように一度書込み電圧、又は消去電圧を与
えると、各絵素は維持パルスによつてそれぞれ与
えられた階調を失わずに発光し続けるのが、この
EL表示装置の他の表示装置に無い大きな特徴で
ある。上記の各電圧は組成や膜厚の物理条件や製
造条件、印加波形により大分異なるが、因みにあ
る試作例ではVth＝200V、V₁＝210V、V₂＝210〜
280V、V₃＝190Vなる値を得ている。

この薄膜ELパネルの駆動回路を本発明者等は
特願昭52−126948号「薄膜EL素子の駆動回路」
及び特願昭52−130529号「薄膜EL素子の駆動回
路」で特許出願したのでこれを先願発明として第
１図に示し以下説明する。

１０は前記薄膜EL素子であり、ここでは透明
電極１１よりなる列（Ｘ）電極X₁〜Ｘ_nと、アル
ミニウム等の背面電極１２よりなる行（Ｙ）電極
Y₁〜Ｙ_oみを示す。

２０はＹ電極へ正の維持電圧Vs₁を電源ライン
Ａより供給する回路で、維持信号T₁によつて動
作するトランジスタ２１，２２より成り、各電極
Y₁〜Ｙ_oとは各電極に接続したダイオード２３，
２３，………を介して接続する。

３０は維持駆動時に全てのＸ電極をアースに導
く回路で、維持信号T₄によつて動作するトラン
ジスタ３１よりなり、各電極X₁〜Ｘ_nとダイオー
ド３２，３２………を介して接続される。

４０は全てのＸ電極へラインＢより正の維持電
圧Vs₁を供給する回路で、ラインＣに加えられる
維持信号T₃によつて動作するトランジスタ４
１，４２よりなり、各電極X₁〜Ｘ_nとはダイオー
ド４３，………を介して接続される。

５０は全てのＹ電極Y₁〜Ｙ_oをアースに導く回
路で、各電極はダイオード５１，………を介して
維持信号T₂によつて動作するトランジスタ５２
に接続される。

６０はＹ電極Y₁〜Ｙ_oを選択するスイツチング
回路で、各電極と電圧Vw，Ve，Vrを供給する電
源６３のラインＤ間に高耐圧Ｐ型スイツチングト
ランジスタ６１，………とダイオード６２，……
…が接続され、上記トランジスタ６１は垂直バイ
ナリアドレス信号によつて、動作するデコーダ
（図示しない）により選択動作される。デコーダ
は高電圧トランジスタにより直接トランジスタ６
１のベースを駆動するよう構成され、或いはオプ
トアイソレータ等によりバイナリアドレス信号の
レベルシフトを行い、５ボルト程度の出力により
トランジスタ６１のベースを駆動するよう構成さ
れる。上記電源ラインＤには書込み電圧、消去電
圧、読出し電圧を薄膜EL素子の動作モードに合
わせて選択的に出力し、上記トランジスタ６１の
１個を通して選ばれたＹ電極の１つに上記電圧を
印加する。

７０はＸ電極をアースに導びくスイツチング回
路で、各電極X₁〜Ｘ_nに高耐圧Ｎ型トランジスタ
７１，………が電極X₁〜Ｘ_nとアース間に接続さ
れる。このトランジスタのベースには、書込み信
号WRITE、消去信号ERASEが水平バイナリア
ドレス信号によつて動作するアナログスイツチ
（図示しない）を介して加えられる。このトラン
ジスタ７１，………は書込み、消去、読出しの時
の電極を選択するスイツチング素子として作用す
る。

上記駆動回路は次のように動作する。（第２図
参照） Γ維持駆動 第１のタイミングで信号T₁が回路２０に加え
られるとともに、信号T₄が回路３０に加えられ
る。従つて、維持電圧Vs₁はトランジスタ２２→
ダイオード２３，………→Ｙ電極→Ｘ電極→ダイ
オード３２，………トランジスタ３１を介して加
えられる。

第２のタイミングで信号T₂が回路５０に加え
られ、ダイオード４４→ダイオード４３，………
→Ｘ電極→Ｙ電極→ダイオード５１，………→ト
ランジスタ５２の回路に薄膜EL素子に残留して
いる電荷を放電させる。これは残留電荷による薄
膜EL素子のブレークダウンを防止するためであ
る。

第３のタイミングで信号T₂が回路５０に、ま
た信号T₃が回路４０に加えられる。従つて、維
持電圧Vs₁はトランジスタ４２→ダイオード４
３，………→Ｘ電極→Ｙ電極→ダイオード５１，
………→トランジスタ５２を介して加えられる。
このときの維持電圧は薄膜EL素子に対して逆方
向に加えられる。

第４のタイミングで信号T₄が回路３０に加え
られ、ダイオード２４→ダイオード２３，………
→Ｙ電極→Ｘ電極→ダイオード３２，………→ト
ランジスタ３１→の回路で残留電荷を放電させ
る。

以上の４つのタイミングを順次繰返して、維持
駆動を行う。

Γ書込み、消去、読出し駆動 薄膜EL素子の駆動モード、例えば書込み、消
去、読出し駆動に合わせて電源６３は書込み電圧
Vw、消去電圧Ve、読出し電圧VrをラインＤに出
力する。

そして、書込み、消去、或いは読出しを希望す
る絵素に接続されたＸ電極及びＹ電極のトランジ
スタ６１，７１を電極選択信号により選択的にオ
ンする。電極選択信号は維持駆動の第４のタイミ
ング終了後で第１のタイミングの開始前に与えら
れる。このため書込み電圧Vw、消去電圧Ve或い
は読出し電圧Vrは、ラインＤ→トランジスタ６
１→ダイオード６２→Ｙ電極→Ｘ電極→トランジ
スタ７１の回路で加えられる。このときの駆動は
点順次方式、又は線順次方式により行われる。

＜先願発明の問題点＞ 上記回路において、書込み電圧Vw、消去電圧
Ve及び読出し電圧Vrは維持電圧が加えられてい
ない時、即ち0Vの時加えられるから、トランジ
スタ６１，………，７１，………の耐圧は書込み
電圧Vw以上例えば250ボルト以上を必要とする。
この事情はダイオード２３，３２，４３，５１，
２４，４４に対してもあてはまり、同様の耐圧を
必要とする。トランジスタ６１，７１、ダイオー
ド２３，３２，４３，５１は薄膜EL素子の電極
数と同数用意する必要があるので、これら各素子
はIC化しなければ小型化することはできない。
ところで、Ｎ型トランジスタ７１はロジツク回路
も含めてIC化することが可能であるがＰ型トラ
ンジスタ６１は高耐圧のものを作ることが困難で
あるばかりでなく、集積化することは殆んど不可
能である。

＜本発明の説明＞ 本発明は以上の点に鑑み、特にＰ型トランジス
タ６１の所要耐圧を下げるとともにダイオード６
２を不要とし、回路構成の簡素化を達成した新規
有用な駆動回路及び駆動方法を提供することを目
的とするものである。

本発明の基本回路を第３図に示し、その動作を
第４図のタイムチヤートとともに説明する。

第３図において、第１図と同一回路部分は同一
符号を付して説明を省略する。但し、トランジス
タ６１，７１は第１図ではバイポーラトランジス
タであるが、第３図ではMOSトランジスタであ
るのでシンボルを変え、符号を６１′，７１′とし
ている。また第１図のダイオード６２は廃止され
ている。電源８１は耐圧軽減電圧発生部であり、
この実施例では維持電圧源である。第３図におい
て電源６３′は書込用電圧（書込み電圧Vwを得る
ために維持電圧Vs₁に重畳される電圧）Vweを発
生し、この電圧は書込み電圧Vwと維持電圧Vs₁
との間にVwe＝Vw−Vs₁の関係がある。電源６
３′はトランジスタ６１′のソース共通ラインとダ
イオード２３のアノード共通ライン間に接続され
る。

第３図を簡略化した回路を第５図に示す。

第５図では薄膜EL素子を１絵素ELだけ表わし
そのＸ及びＹ電極を１本だけで表わしている。ま
た選択トランジスタ６１′，７１′、ダイオード２
３，３２，４３，５１も１個だけ表わしている。

本発明の回路において、維持駆動は第１図の回
路と同様に行われるので説明を省略する。

書込み、消去、読出しなど電極を選択して駆動
するタイミングは第１図の場合とは異なり、次の
通り動作する。ここでは書込み駆動を例にして説
明する。

書込み駆動は３段階よりなる。

信号T₁とT₄が回路２０と３０に加えられ、維
持電圧Vs₁を薄膜EL素子の全絵素に印加し、薄膜
EL素子の両端電圧が維持電圧Vs₁になるまで加え
る。

次に、信号T₁は加え続け、信号T₄は０にす
る。そして書込みを希望する絵素を含むＸ電極及
びＹ電極を選択するため、電極選択信号TvとTh
をトランジスタ６１′，７１′に加える。従つて書
込み絵素には維持電圧Vs₁と書込み用電圧Vweが
重畳されて印加され、書込み絵素は発光する。

最後に信号T₁，Tv，Thを０にして信号T₂，
T₄を加えて放電回路を形成し、薄膜EL素子の両
端電圧を０にする。

本発明は第５図に示す回路より明らかなように
ダイオード２３の両端間に書込用電源６３′とト
ランジスタ６１′を並列に接続し、且つ第４図よ
り明らかなように維持電圧Vs₁を全絵素に印加し
た後、書込用電圧Vweを印加している点が特徴で
ある。

このため本発明によれば次の理由で耐圧が軽減
される。

即ち、維持電圧Vs₁を薄膜EL素子の全絵素に印
加した後、書込用電圧Vweを印加する場合に初め
トランジスタ２２と３１をオンにして全絵素に維
持電圧を加えると、薄膜EL素子は電極間に螢光
層を挾持する絶縁層を介在させているから等価的
にコンデンサと考えることができ、そのため維持
電圧の印加後にトランジスタ３１をオフにしても
薄膜EL素子の両端電圧は維持電圧をに保つてい
る。従つて書込用電圧Vweを印加する場合のトラ
ンジスタ６１′，７１′のオン耐圧は書込用電圧
Vweとなる。

以上の理由によつてトランジスタ６１′の絶対
耐圧は書込用電圧Vwe以上、トランジスタ７１′
のオン耐圧は書込用電圧Vwe以上、トランジスタ
７１′のオフ耐圧は維持電圧Vs₁以上となる。一
実施例として維持電圧Vs₁が210ボルト、書込用
電圧Vweが40ボルトなる値を得た。

また上記駆動回路において、書込み絵素に書込
み電圧を印加して書込み駆動した後、書込み電圧
を解除すると書込み絵素には書込み電圧に対応す
る充電電荷が残つており、この残留電圧が第５図
のＲ点へ印加される。残留電圧はほぼ維持電圧
Vs₁と書込用電圧Vweの重畳されたVs₁＋Vwe＝
Vwの高電圧値を有する。この場合、トランジス
タ２２はダイオード２３によつて残留電圧からフ
ローテイング状態にされているが、トランジスタ
６１′のドレインには残留電圧が印加されること
になる。しかしながら、トランジスタ６１′のソ
ースには書込用電圧源６３′の書込用電圧Vweが
印加されているため、トランジスタ６１′のソー
ス−ゲート間の実質的要求耐圧はVw−Vwe＝
Vs₁でよく、従つて維持電圧Vs₁程度の耐圧を有
するMOSトランジスタ素子を用いることにより
第１図で必要とされたフローテイング用のダイオ
ード６２，６２，………を廃止することができ
る。即ち、トランジスタ６１′は残留電圧に対し
てフローテイングにする必要がなくなりダイオー
ドの数が大幅に減少する。

このように本発明によれば、トランジスタ６
１′を構成するＰ型MOSトランジスタの必要耐圧
は40ボルト程度と低いので、製造方法が確立され
ており、また安価に入手することができ（例えば
デイスクリートトランジスタの1/8）、更にゲート
選択回路とも同一サブストレート上に集積するこ
とが可能である。本発明のトランジスタ７１′は
DSA MOSトランジスタで構成されているが、こ
のトランジスタはコンデンサ負荷で用いると、オ
フ耐圧は高いが、オン耐圧は低いという特性があ
り、オン耐圧をオフ耐圧と等しい所で動作させる
とこわれ易い。しかし本発明ではオン耐圧がオフ
耐圧より低いので上記問題はない。

また本発明において、書込み駆動をするとき、
維持電圧を全絵素に印加し、書込用電圧を書込み
絵素にのみ加えるので、書込み絵素に書込み電圧
を印加して書込みが行われると同時に、その他の
絵素には維持電圧が印加され維持駆動することが
できる。この書込み駆動は維持電圧の印加タイミ
ングに合わせて行われる。

駆動回路は先願発明よりダイオードアレイが少
なくなり、コスト縮減に寄与するとともに実装容
積も小さくなる。

次に消去又は読出し駆動は維持パルスの第４の
タイミングと第１のタイミングの間で行われ、上
記書込み駆動と同じ要領で実施される。但し、初
めに加える電圧は維持電圧Vs₁ではなく、消去あ
るいは読出し電圧より書込用電圧Vweだけ低い電
圧である。

【図面の簡単な説明】

第１図は先願発明の一実施例の回路図、第２図
は第１図のタイムチヤート、第３図は本発明の一
実施例の回路図、第４図は第３図の回路の動作を
説明するタイムチヤート、第５図は第３図の回路
の等価回路図を示す。 １０：薄膜EL素子、２０：維持電圧印加回
路、３０：Ｘ電極のアース回路、４０：維持電圧
印加回路、５０：Ｙ電極のアース回路、６０：Ｙ
電極選択回路、６３′：書込用電圧源、７０：Ｘ
電極選択回路、８１：耐圧軽減電圧源。

Claims (1)

1. 【特許請求の範囲】 １ 互いに直交するマトリツクス電極間に誘電体
   薄膜で挾持された薄膜EL層を介在させてなる薄
   膜EL素子の駆動回路において、 維持電圧源と第１のスイツチング素子を含み、
   該第１スイツチング素子のオン時、上記薄膜EL
   素子の一方の電極より他方の電極に維持電圧を印
   加する回路と、 上記第１スイツチング素子と上記一方の電極間
   にあつて、書込み用電圧源と、第２のスイツチン
   グ素子を含み、上記維持電圧の印加後、上記第１
   スイツチング素子のオン状態を継続し、上記第２
   スイツチング素子の選択的オン動作により、上記
   維持電圧と上記書込み用電圧源の電圧を重畳し
   て、上記一方の電極より他方の電極に上記薄膜
   EL素子の書込み動作電圧を印加する回路と、 を備え、 上記第２スイツチング素子にはオフ時に、ドレ
   イン側に書込み絵素に書込まれた充電電荷の残留
   電圧が印加されることを特徴とする薄膜EL素子
   の駆動回路。