JPS62517B2

JPS62517B2 -

Info

Publication number: JPS62517B2
Application number: JP4818978A
Authority: JP
Inventors: Masahiro Ise; Kenzo Inazaki; Katsuyuki Machino; Chuji Suzuki
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1978-04-21
Filing date: 1978-04-21
Publication date: 1987-01-08
Also published as: JPS54140429A

Description

【発明の詳細な説明】

＜梗概＞本発明はメモリ付薄膜EL素子を駆動する回路
の耐圧要求を低減する回路方式に関するものであ
る。メモリ付マトリツクス薄膜EL素子を駆動する
ため、その駆動系統はデータ電極の選択回路をＮ
型トランジスタで構成し、走査電極の選択回路を
Ｐ型トランジスタで構成している。Ｎ型トランジ
スタは本願出願人が以前、出願したように高耐圧
化することが可能であるとともに、ゲート選択回
路も含めてドライバ回路を１つの半導体基板上に
作り、IC化することができる。しかし、Ｐ型ト
ランジスタは原理的にも高耐圧のものは製造困難
であり、１パツケージ当り４素子以上のものは製
造されていないという事実からも明らかなように
Ｐ型トランジスタの高集積化は不可能に近く、ゲ
ート選択回路等のロジツク回路とともにIC化で
きる見込みも極めて薄く、またこのトランジスタ
は製造コストが高い等、幾多の問題点を内包す
る。本発明は走査電極を駆動するＰ型トランジスタ
の所要耐圧を下げる回路方式及び駆動に際し、迅
速性を改善する技術を提唱するものである。＜先願発明＞メモリ付薄膜ELマトリツクス素子の構成及び
特性は本願出願人が出願した特願昭50−83767号
「大容量性表示素子の駆動回路」その他に説明さ
れている。即ち、薄膜EL表示装置はガラス基板の上に透
明電極を縞状に配置し、この上に例えばY₂O₃、
Si₃N₄、TiO₂、Al₂O₃等の誘電物質を、更にこの
上に例えばMnをドープしたZnS、ZnSe等の螢光
層を、その上更にY₂O₃、Si₃N₄、TiO₂ Al₂O₃等の
誘電物質を蒸着法、スパツタ法等の薄膜技術によ
り各々の層を500〜10000Åの厚さに被着するとと
もに２重絶縁型３層構造にして、その上に上記透
明電極と直交する方向に縞状背面電極を配置しマ
トリツクス形電極を構成する。かかる構造の３層
型構造薄膜EL表示装置において、透明電極群の
うちの一つと背面電極群のうちの一つを選び適当
な交流電圧を印加すると、この両電極が交差して
挾まれた微少面積部分が発光する。これが画面の
一絵素に相当する。これの組合せによつて文字、
記号、模様等が表示される。この様な構造のEL素子は輝度や寿命、安定性
の点で従来の分散型EL素子に比して優れた特性
を有しているが、このEL素子は更に新たな特性
として印加電圧と発光輝度の間にヒステリシス特
性を示す。即ち電圧振幅V₁のパルスを維持電圧
として印加すると、輝度は低レベルの輝度B₁に
ある。ここで維持電圧V₁は発光閾値電圧をVthと
するとV₁＞Vthに設定されている。維持電圧V₁の
連続印加期間中輝度はB₁に維持される。次に書
込み電圧V₂（V₂＞V₁）を印加すると、輝度は高レ
ベルの輝度B₃にまで一挙に上昇し、以後、電圧
が維持電圧V₁に再び戻つても輝度は先の輝度B₁
より大きい輝度B₂に落着く。維持電圧V₁の連続
印加では輝度はB₂に維持される。この状態のと
き、次に消去電圧V₃（V₃＜V₁）を印加すると、輝
度レベルは急激に減少し、再び維持電圧V₁まで
戻すと前の低レベルの輝度B₁に落着く。この履
歴現象は書込み電圧の振幅やパルス幅、パルス周
波数に応じて任意の小ループをとりうる。即ち中
間調の表示も可能である。このように一度書込み電圧、又は消去電圧を与
えると、各絵素は維持パルスによつてそれぞれ与
えられた階調を失わずに発光し続けるのが、EL
表示装置の他の表示装置に無い大きな特徴であ
る。上記の各電圧は組成や膜厚の物理条件や製造
条件、印加波形により大分異なるが、因みにある
試作例ではVth＝200V、V₁＝210V、V₂＝210〜
280V、V₃＝190Vなる値を得ている。この薄膜ELパネルの駆動回路を本発明者等は
特願昭52−126948号「薄膜EL素子の駆動回路」
及び特願昭52−130529号「薄膜EL素子の駆動回
路」で特許出願したのでこれを先願発明として第
１図に示し以下説明する。１０は前記薄膜EL素子であり、ここでは透明
電極１１よりなる列（Ｘ）電極X₁〜Ｘ_nと、アル
ミニウム電極１２よりなる行（Ｙ）電極Y₁〜Ｙ_o
のみを示す。２０はＹ電極へ正の維持電圧Vs₁を電源ライン
Ａより供給する回路で、維持信号T₁によつて動
作するトランジスタ２１，２２よりなり、各電極
Y₁〜Ｙ_oとは各電極に接続したダイオード２３，
２３，………を介して接続されている。３０は維持駆動時に全てのＸ電極をアースに導
く回路で、維持信号T₄によつて動作するトラン
ジスタ３１よりなり、各電極X₁〜Ｘ_nとダイオー
ド３２，３２………を介して接続される。４０は全てのＸ電極へラインＢより正の維持電
圧Vs₁を供給する回路で、ラインＣに加えられる
維持信号T₃によつて動作するトランジスタ４
１，４２よりなり、各電極X₁〜Ｘ_nとはダイオー
ド４３，４３，………を介して接続される。５０は全てのＹ電極Y₁〜Ｙ_oをアースに導く回
路で、各電極はダイオード５１，５１，………を
介して維持信号T₂によつて動作するトランジス
タ５２に接続される。６０はＹ電極Y₁〜Ｙ_oを選択するスイツチング
回路で、各電極に電圧Vw、Ve、Vrを供給する電
源６３のラインＤ間に高耐圧Ｐ型スイツチングト
ランジスタ６１，………とダイオード６２，……
…が接続され、上記トランジスタ６１は垂直バイ
ナリアドレス信号によつて、動作するデコーダ
（図示しない）により選択動作される。デコーダ
は高電圧トランジスタにより直接トランジスタ６
１のベースを駆動するように、或いはオプトアイ
ソレータ等によりバイナリアドレス信号のレベル
シフトを行い、５ボルト程度の出力によりトラン
ジスタ６１のベースを駆動するように構成され
る。上記電源ラインＤには書込み電圧、消去電
圧、読出し電圧を薄膜EL素子の動作モードに合
わせて選択的に出力し、上記トランジスタ６１の
１個を通して選ばれたＹ電極の１つに上記各種電
圧を印加する。７０はＸ電極をアースに導びくスイツチング回
路で、各電極X₁〜Ｘ_nに高耐圧Ｎ型トランジスタ
７１，………が電極X₁〜Ｘ_nとアース間に接続さ
れる。このトランジスタのベースには、書込み信
号WRITE、消去信号ERASEが水平バイナリア
ドレス信号によつて動作するアナログスイツチ
（図示しない）を介して加えられる。このトラン
ジスタ７１，………は書込み、消去、読出しの時
の電極を選択するスイツチング素子として作用す
る。この駆動回路の動作を第２図に示すタイムチヤ
ートとともに説明する。 Γ維持駆動第１のタイミングで信号T₁が回路２０に加え
られるとともに、信号T₄が回路３０に加えられ
る。従つて、維持電圧Vs₁はトランジスタ２２→
ダイオード２３，………→Ｙ電極→Ｘ電極→ダイ
オード３２，………トランジスタ３１を介して加
えられる。第２のタイミングで信号T₂が回路５０に加え
られ、ダイオード４４→ダイオード４３，………
→Ｘ電極→Ｙ電極→ダイオード５１，………→ト
ランジスタ５２の回路に残留している電荷を放電
させる。これは残留電荷による薄膜EL素子のブ
レークダウンを防止するためである。第３のタイミングで信号T₂が回路５０に、ま
た信号T₃が回路４０に加えられる。従つて、維
持電圧Vs₁はトランジスタ４２→ダイオード４
３，………→Ｘ電極→Ｙ電極→ダイオード５１，
………→トランジスタ５２を介して加えられる。
このときの維持電圧は薄膜EL素子に対して前記
と逆方向に加えられることとなる。第４のタイミングで信号T₄が回路３０に加え
られ、ダイオード２４→ダイオード２３，………
→Ｙ電極→Ｘ電極→ダイオード３２，………→ト
ランジスタ３１の回路で残留電荷を放電させる。以上の４つのタイミングを順次繰返して、維持
駆動を行う。 Γ書込み、消去、読出し駆動薄膜EL素子の駆動モード、例えば書込み、消
去、読出し駆動に合わせて電源６３は書込み電圧
Vw、消去電圧Ve、読出し電圧VrをラインＤに出
力する。そして、書込み、消去、或いは読出しを希望す
る絵素に接続されたＸ電極及びＹ電極のトランジ
スタ６１，７１を放極選択信号により選択的にオ
ンする。電極選択信号は維持駆動の第４のタイミ
ング終了後で第１のタイミングの開始前に与えら
れる。このため書込み電圧Vw、消去電極Ve或い
は読出し電圧Vrは、ラインＤ→トランジスタ６
１→ダイオード６２→Ｙ電極→Ｘ電極→トランジ
スタ７１の回路で加えられる。このときの駆動は
点順次方式、又は線順次方式により行われる。上記回路において、書込み電圧Vw、消去電圧
Ve及び読出し電圧Vrは維持電圧が加えられてい
ない時、即ち0Vの時加えられるから、トランジ
スタ６１，………，７１，………の耐圧は書込み
電圧Vw以上例えば250ボルト以上を必要とする。
これはダイオード２３，３２，４３，５１，２
４，４４に対しても同様にあてはまり、同じだけ
の耐圧を必要とする。トランジスタ６１，７１、
ダイオード２３，３２，４３，５１は薄膜EL素
子の電極数と同数用意する必要があるので、これ
ら各素子はIC化しなければ小型化することはで
きない。ところで、Ｎ型トランジスタ７１はロジ
ツク回路も含めてIC化することが可能であるが
Ｐ型トランジスタ６１は高耐圧のものを作ること
が困難であるばかりでなく、集積化することは殆
んど不可能である。上記問題点に鑑み、特にＰ型トランジスタ６１
の所要耐圧を低減した基本回路を第３図に示し、
その動作を第４図のタイムチヤートとともに説明
する。第３図において、第１図と同一回路部分は同一
符号を付して説明を省略する。但し、トランジス
タ６１，７１は第１図ではバイポーラトランジス
タであるが、第３図ではMOSトランジスタであ
るのでシンボルを変え、符号を６１′，７１′とし
ている。また電源８１は耐圧軽減電圧発生部であ
り、この実施例では維持電圧源である。第３図に
おいて電源６３′は書込用電圧（書込み電圧Vwを
得るために維持電圧Vs₁に重畳される電圧）Vwe
を発生し、この電圧は書込み電圧Vwと維持電圧
Vs₁との間にVwe＝Vw−Vs₁の関係がある。電源
６３′はトランジスタ６１′のソース共通ラインと
ダイオード２３のアノード共通ライン間に接続さ
れる。第３図を簡略化した回路を第５図に示す。第５
図では薄膜EL素子を１絵素ELだけ表わしそのＸ
及びＹ電極を１本だけで表わしている。また選択
トランジスタ６１′，７１′、ダイオード２３，３
２，４３，５１も１個だけ表わしている。第３図、第５図の回路において、維持駆動は第
１図の回路と同様に行われるので説明を省略す
る。書込み、消去、読出しなど電極を選択して駆動
するタイミングは第１図の場合とは異なり、第４
図の如く動作する。ここでは書込み駆動を例にし
て説明する。書込み駆動は３段階よりなる。信号T₁とT₄が回路２０と３０に加えられ、維
持電圧Vs₁を薄膜EL素子の全絵素に印加し、薄膜
EL素子の両端電圧が維持電圧Vs₁になるまで加え
る。次に、信号T₁は加え続け、信号T₄は０にす
る。そして書込みを希望する絵素を含むＸ電極及
びＹ電極を選択するため、電極選択信号TvとTh
をトランジスタ６１′，７１′に加える。従つて書
込み絵素には維持電圧Vs₁と書込み用電圧Vweが
重畳されて印加され、書込み絵素は発光する。最後に信号T₁，Tv，Thを０にして信号T₂，
T₄を加えて放電回路を形成し、薄膜EL素子の両
端電圧を０にする。上記回路構成は第５図の回路より明らかなよう
にダイオード２３の両端に書込用電源６３′とト
ランジスタ６１′とダイオード６２の直列回路を
並列に接続し、且つ第４図より明らかなように維
持電圧Vs₁を全絵素に印加した後、書込用電圧
Vweを印加している点が特徴である。このため上記回路構成によれば次の理由で耐圧
が軽減される。 (1) 維持電圧Vs₁を薄膜EL素子の全絵素に印加し
た後、書込用電圧Vweを印加する場合に初めト
ランジスタ２２と３１をオンにして全絵素に維
持電圧を加えると、薄膜EL素子は電極間に螢
光層を挾持する絶縁層を介在させているから等
価的にコンデンサと考えることができ、そのた
め維持電圧の印加後にトランジスタ３１をオフ
にしても薄膜EL素子の両端電圧は維持電圧に
保つている。従つて書込用電圧Vweを印加する
場合のトランジスタ６１′，７１′のオン耐圧は
書込用電圧Vweとなる。 (2) 書込み絵素に書込み電圧Vwが印加された
後、第５図に示すＳ点が０電位になつた場合、
書込用電源６３′、トランジスタ６１′、ダイオ
ード６２の直列回路に書込み電圧Vwが印加さ
れることになるが、このときダイオード６２は
この電圧に対して逆方向であるから、ダイオー
ド６２がオフになり、トランジスタ６１′に電
圧が印加されるのを阻止する。従つてこの場合
には、ダイオード６２の耐圧が充分にあればト
ランジスタ６１′の耐圧は高電圧を必要としな
い。以上の理由によつてトランジスタ６１′の絶対
耐圧は書込用電圧Vwe以上、トランジスタ７１′
のオン耐圧は書込用電圧Vwe以上、トランジスタ
７１′のオフ耐圧は維持電圧Vs₁以上となる。一
実施例として維持電圧Vs₁は210ボルト、書込み
用電圧Vweは35ボルト程度である。上記回路構成は一度の書込動作で１点を書込む
点順次方式を基調としている。＜本発明の説明＞本発明は上記回路構成に於いて、ダイオード６
２を不要とするとともに、選択Ｘ電極を接地し、
選択Ｙ電極に書込み用、消去用、読出用電圧を印
加する場合、非選択Ｙ電極にも重畳して上記各電
圧の1/2電圧値を印加することにより、Ｙ電極選
択スイツチトランジスタの耐圧を略々半減すると
同時に廻り込み容量の影響を除き、線順次走査を
可能とする駆動方式を提供することを目的とする
ものである。ダイオード６２が不要となるのは上
記耐圧が軽減される理由として述べた(2)の場合が
起こらないためである。以下、本発明の１実施例について、書込を実行
する場合を例にとつて、図面を参照しながら詳細
に説明する。廻り込みの影響を計算した結果、書込時非選択
Ｙ電極に1/2書込み用電圧を印加すれば廻り込み
容量の影響がなくなり、しかもEL素子の表示内
容には何ら悪影響を及ぼさないことが明らかとな
つた。その上、Ｙ電極選択スイツチトランジスタ
の耐圧も半減する。 EL素子に書込むには、前述した如く、維持電
圧から更に35V程度高い書込み用電圧を与えれば
よく、Ｙ電極選択スイツチトランジスタの耐圧も
35V程度であつた。しかし、本発明によりこの電
圧が1/2になるため、耐圧は18V程度で充分とな
る。このため特別のスイツチング素子は不必要
で、普通一般に市販されているCMOS（耐圧
20V）を用いることができる。ｍ×ｎマトリツクス電極構造EL素子に対する
書込時の等価回路を第６図に示す。選択Ｙ電極
（１本）には書込電圧源Vw、非選択Ｙ電極には補
償電圧源Vtを接続、選択Ｘ電極（ｋ本）を接
地、非選択Ｘ電極｛（ｍ−ｋ）本｝をフローテイ
ングに保つた場合、Vwから流出する電流をIw、
Vtから流出する電流をIt、Ｘ電極からグランドに
流れる電流をIx、フローテイングＸ電極の電圧を
Ex、EL素子の一絵素容量をＣとして求めると次
式のようになる。（ラプラス変換形） Iw＝〔mVw−ｍ−ｋ／ｎ｛Vw＋（ｎ−１）Vt｝〕Ｃ It＝〔mVt−ｍ−ｋ／ｎ｛Vw＋（ｎ−１）Vt｝〕Ｃ Ix＝｛Vw＋（ｎ−１）Vt｝Ｃ Ex＝１／ｎ｛Vw＋（ｎ−１）Vt｝このような電圧印加を行なつた場合、EL絵素
への電圧印加は次の４つの場合に限られる。即ち、第６図１に示す如く選択Ｘ電極、選択Ｙ
電極に接続され、書込電圧の印加される部分、第６図２に示す如く選択Ｘ電極、非選択Ｙ電極
に接続されVtがない場合廻り込みにより半選択
電圧の印加される部分第６図３に示す如く非選択Ｘ電極、選択Ｙ電極
に接続され、Vtがない場合半選択電圧の印加さ
れる部分及び第６図４に示す如く非選択Ｘ電極、非選択Ｙ電
極に接続され、Vtがなくてもほとんど絵素に電
圧のかからない部分である。各々の部分について絵素に印加される電圧Ｖを
求めてみると、１の部分ではＶ＝Vwとなり、書込が実行され
る。２の部分ではＶ＝Vtとなる。３の部分ではＶ＝Vw−Ex＝ｎ−１／ｎ（Vw−Vt） ≒Vw−Vtとなる。（但し：ｎ〓１）４の部分ではＶ＝Vt−Ex＝−１／ｎ（Vw−Vt）≒ ０となる。（但し：ｎ〓１）この結果、Vt＝1/2Vwとすれば２，３の部分
はＶ＝Vt＝1/2Ｗとなる。この電圧Ｖが書込スレ
ツシヨールド電圧以下になるようにVwを選べ
ば、選択した絵素のみが書込まれ他に何ら悪影響
を及ぼさない。実験に用いたパネルでは書込電圧
＝35V、Vt＝1/2Vw＝17.5Vに選ぶと選択絵素は
充分なレベルまで書込めかつ２，３の絵素に何ら
悪影響がなかつた。 Iw、It、Ixの流れる方向は回路で実現する場合
重要であるので、実験に用いた６インチELパネ
ルでの値ｍ＝240、ｎ＝180、Vt＝1/2Vwで求め
ると

【表】＋：第６図と同方向
−：第６図と逆方向
となる。ｋ＝１の時のみItはVtへ流入する方向に
なる。実現回路ではVtから流出方向にダイオー
ドが入るので、この時Vtの効果はなくなる。し
かしVtがなくても廻り込みにより２，３の絵素
はＶ≒1/2Vwとなるので悪影響はない。他の場合
には全てVtが有効に働くので、どのようなｋの
値に対しても正常に書込むことができる。第７図は本発明の１実施例を示す基本回路図で
ある。第７図に於て第５図と同一符号は同一内容を示
す。第５図に於けるダイオード６２は第７図では
廃止されている。９１は廻り込み防止及びトランジスター６１′
の耐圧軽減用電圧源である。電圧源９１と接続さ
れるトランジスター９２は書込時に非選択Ｙ電極
に1/2Vw（＝Vt）、即ち電圧源９１の電圧を印加
するためのスイツチングトランジスターである。
ダイオード９３は図中のＳ点の電位をVs＋Vtに
した場合オフになり、トランジスター２２と電圧
源８１との接続を切離すためのダイオードであ
る。ここでVsは電圧源８１の電位である。電圧
源６３′の電圧はＳ点の電圧がVs＋Vt（＝Vs＋
1/2Vw）であるため、1/2Vwでよい。従つてトラ
ンジスター６１′の所要耐圧も1/2に半減し、前述
した如く18V程度となる。非選択Ｘ電極にVtを印加してもほぼ同様の効
果が期待できるが、計算の結果ItがVtからの流出
方向となる上選択Ｘ電極を接地しているため、
Vtを非選択Ｘ電極に印加するためには余分にス
イツチ素子を附加するか抵抗等を用いることが必
要となる。従つて回路が複雑になり、また余分の
駆動パワーを要し、得策ではない。しかもトラン
ジスター６１′の耐圧軽減効果は望めない。また上記駆動回路において、書込み絵素に書込
み電圧を印加して書込み駆動した後、書込み電圧
を解除すると書込み絵素には書込み電圧に対応す
る充電電荷が残つており、この残留電圧が第７図
のＲ点へ印加される。残留電圧はほぼ維持電圧
Vs₁と、書込用電圧Vweの重畳されたVs₁＋Vwe
＝Vwの高電圧値である。この場合、トランジス
タ２２はダイオード２３によつて残留電圧からフ
ローテイング状態にされているが、トランジスタ
６１′のドレインには残留電圧が印加されること
になる。しかしながら、トランジスタ６１′のソ
ースには書込用電圧源６３′の書込用電圧Vweが
印加されているため、トランジスタ６１′のソー
ス−ゲート間の実質的要求耐圧はVw−Vwe＝
Vs₁でよく、従つて維持電圧Vs₁程度の耐圧を有
するMOSトランジスタ素子を用いることにより
第１図で必要とされたフローテイング用のダイオ
ード６２，６２，………を廃止することができ
る。即ち、トランジスタ６１′は残留電圧に対し
てフローテイングにする必要がなくなり、ダイオ
ードの数が大幅に減少する。以上の説明は書込を例としているが維持パルス
印加タイミングと選択絵素への電圧印加タイミン
グをずらせ、Vsを適切な値にすれば選択点の消
去、読出しにも適用できることは当然である。本発明の駆動回路は先願発明よりダイオードア
レイが少なくなり、このためコスト縮減に寄与す
るとともに回路構成が簡素化され実装容積も小さ
くなる。

【図面の簡単な説明】

第１図は先願発明の一実施例の回路図、第２図
は第１図のタイムチヤート、第３図は先願発明の
他の実施例の回路図、第４図は第３図の回路の動
作を説明するタイムチヤート、第５図は第３図の
簡略回路図を示す。第６図は本発明の一実施例の
説明に供する等価回路図である。第７図は本発明
の一実施例を示す基本回路構成図である。１０：薄膜EL素子、２０：維持電圧印加回
路、３０：Ｘ電極のアース回路、４０：維持電圧
印加回路、５０：Ｙ電極のアース回路、６０：Ｙ
電極選択回路、６３′：書込用電圧源、７０：Ｘ
電極選択回路、８１，９１：電圧源。

Claims

【特許請求の範囲】１互いに直交するマトリツクス電極間に薄膜
EL層を介在させてなる薄膜EL素子の一方の全電
極より他方の電極に維持電圧を印加し、その後、
選択された一方の電極のみ、前記維持電圧に書込
み用電圧を重畳して書込み動作電圧を印加するも
のにおいて、前記書込み選択時、一方の全電極に印加される
維持電圧に前記書込み用電圧の略々1/2の補償用
電圧を重畳し、前記書込み選択するためのスイツ
チング素子の耐圧を、書込み動作電圧と維持電圧
の差電圧の略々1/2に半減せしめかつ該スイツチ
ング素子にはオフ時に、ドレイン側に書込み絵素
に書込まれた充電電荷の残留電圧が印加されるこ
とを特徴とする薄膜EL素子の駆動方法。