JPS63142714A - デイジタル集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル集積回路に関し、特に　０ＭＯ８化
されたマルチバイブレータを含むディジタル実績回路に
関する。

〔従来の技術〕

従来、との撞のディジタル集積回路としては第３図に示
すようなものがある。第３図は従来の０ＭＯ８構成のマ
ルチバイブレータの回路図である。

ＧＩＯＩ、Ｇ１０２はＣＭＯ８型Ｏ８力ＮＡＮ　Ｄ回路
であり、図に示す接続によりＲ−Ｓフリッグ７０、グを
構成する。

入力端子ｌ００１はＲ−Ｓフリ、グフロ、グのリセット
信号端、節点Ｎｌ０Ｉは、Ｒ−８７す。

グフ口、グのＱ出力端、節点Ｎ】０２はＲ，−Ｓフリ、
グフロ、グのＱ出力端、節点Ｎ０Ｏ２はＲ−Ｓフリラグ
フロ、グのセット入力信号端である。

ＧＯＯｌ、Ｇ２０１は各々ＣＭＯＳインバータ回路、節
点Ｎ２０１はｃＮｉｏｓインバータ回成Ｇ２０１の出力
端、ＱＮＩＯＩは容ｉｃ］０１に蓄積された電荷を放電
するためのｎＭＯｓトランジスタ、Ｒ１０１はＣｏｏｌ
と共に１（、−Ｃ時定数回路を構成する抵抗、Ｇ４０１
はルーＣ時定数回路の節点Ｎ３０１を入力端子とする７
ユミツトトリガインバータ＋ｐＪ路、出力端子０４０１
はＧ４０］の出力端子である。ＶＤＤ並びにＶｓｓは電
源端子である。

次に本従来例の回路動作（ついて述べる。

本例は、回路動作の開始信号として入力端子■００１に
立下りトリガパルスを入力する方式の例である。

先づ、トリガパルスが印加される前の状態、部ち工ＯＯ
１が″Ｈ”レベルの伏態においては各々の端子並びに節
点は第１表に示す法螺で安定している。

第　　１　　表 尚、本従来例のトリガパルス印加前のｒｌＭとして第１
のＲ−Ｓフリ、グフロ、グのＱ出力端子である節点Ｎ１
０１が１Ｈ”レベルの状態にあることも予想されるが、
節点Ｎ１０］力げＨ”レベルにあるとするとＧＩＯＩの
入力かつＲ−Ｓフリ。

グア０ツグのＱ出力である節点Ｎｌ　０２は″Ｌ＃レベ
ルである。従って節点Ｎ０Ｏ２，Ｎ２０１゜Ｎ３０１は
共に″Ｈ”レベル、出力端子０４０１は″Ｌ”レベルと
なる。

しかしながら節点Ｎ２０１が″″Ｈ＃Ｈ＃レベルという
ことはＱＮＩＯＩが導通法螺にあるということでＣ】０
】の蓄積電荷が放電されて節点Ｎ３０１は“Ｌ＃レベル
となシ続いて出力端子０４０１　カ″″Ｈ”レベル、節
点Ｎｏ　Ｏ２が＠Ｌ”レベルとなって、節点Ｎ１０２が
＠Ｈ＃レベルとなるから、節点Ｎ１０１は１Ｈ”レベル
となる。

更に節点Ｎ２０１は“Ｌ″レベルなり、　ＱＮｌｏｌは
遮断し、Ｃ１０１はＲ】０１を介して光電されて、節点
Ｎ３０１はレベルが上昇し＠Ｈ＃レベルとなる。すると
出力端子０４０１が１Ｌ”レベルとなり、節点Ｎ０Ｏ２
が”Ｈ”レベルとなり節点Ｎ１０２は１Ｈ”レベルのま
まで安定大寒となり第１表に示した状態にもどる。

ここで、入力痛子ｌ００１に立下りのトリガパルスが入
力されると、Ｎｌ０Ｉが１Ｈ”レベルとなり、Ｎ１０２
がＬ”レベルとなるから節点Ｎ２０】は”Ｈ”レベルと
なる。従ってＱＮＩＯＩが導通し、Ｃｌ０Ｉに蓄積され
ていた電荷を放電させる。

これにより、節点Ｎ３０］は１Ｌ”レベルとなり、出力
端子０４０１は＠Ｈルベルとなる。

節点Ｎ０Ｏ２は″″Ｌ＃Ｌ＃レベル節点Ｎ１０２は″″
Ｈ＃Ｈ＃レベル。従って節点へ２旧は１Ｌ”レベルとな
ってＱＮＩＯＩは遺断しＣ１０１の蓄積電荷の放電が停
止し、几１０】を介して充電が始まり節点Ｎ３０１のレ
ベルが上昇する。節点Ｎ３０】のレベルが″Ｈ”レベル
となると出力端子０４０１は＠Ｌ″レベルとなり、節点
Ｎ０Ｏ２は１Ｈ”レベルとなる。

ここで入力端＋１００１が”Ｌ”レベルであれば節点Ｎ
ｌ０Ｉは″ｌ（”レベルとなり、節点Ｎ１０２は’Ｌ”
レベル、節点Ｎ２０１は’Ｈ”レベルとなってＱＮＩＯ
Ｉが４通し、丹びＣ１０１の蓄積電荷を放電するところ
から、一連の動作を繰り返し行う。これは非女定マルチ
バイブレータ動作でちる。

又入力端子１００１が既にＨ”レベルに戻っていれば、
節点Ｎｌ　０１は１Ｌ”レベルとなっており節点Ｎ１０
２は″Ｈ”レベルを保持し、他の節点、並びに出力端子
０４０１も状態は変化せず第１表の状態に戻って一連の
動作を終了する。

本従来例は、トリガパルスが入力端＋１００１に印カロ
された後ＱＮＩＯＩによりＣ１０】の蓄積電荷放電が行
なわれた時点における出力端子０４０１０レベル反転か
ら、その後ＱＮＩＯＩの放！動作終了後のＲ１０】を介
したＣ１０１の再光電による出力端子０４０１０レベル
反転までを単安定マルチバイブレータの出力として用い
ることができる。

第４図に従来のバイポーラトランジスタのみによる時定
数同語のＳ積電性放電を行う回路例を示す０ ＱＢ３０　］は容量Ｃ３０１に蓄積された電荷を放電す
るためのＮＰＮトランジスタ、ＦＬ３０１！ｊＣ３０１
と共にＲ−Ｃ時定数回路を構成する抵抗、ＱＢ４０１は
ＱＢ３０１にベース電流を供給するＮＰＮ）ランジスタ
、Ｒ４０１はＱＢ４０１のべ−スミ流を供給する抵抗、
ＩＩＬ　４０２はＱＢ４０１のベースに接地電位を与え
る為の抵抗、ＳＷｌはＱＢ４０１のベースをＲ４０１側
若しくは、Ｒ，４０２側へ切り換える為のスイッチ、Ｎ
Ｃ３０１は節点である。

次にこの回路のｗＪ作について述べる。

先づＳＷＩがＲ４０２側忙ある時、即ちＱＢ４０１のベ
ースがＲ４０２を介して接地電位に接続されている場合
には、ＱＢ４０］はベース電流が供給されず遮断してい
るからＱＢ３０１もペース電流が供給されず遮断してい
る。従って０３０１は蓄積電荷の放電が無（Ｒ３０１を
介しＣＶＤＤより電荷の蓄積が行なわれるから節点ＮＣ
３０１は′Ｈ”レベルとなっている。

次にＳＷＩが凡４０１側に動くとＱＢ　４０１０ペース
は几４０１を介してＶＤＤに接続され、ペース電流より
ｌが供給される、これによりＱＢ　４０１は能動となり
ＱＢ４０１の電流増幅率をｈｆｅ１とすると（１＋ｈｆ
ｅ１）Ｉｎｘの電流がエミ、り電流として流れる。ＱＢ
４０１のエミ、り電流はＱＢ３０１０ベース電流である
からＱＢ３０１０ペース’＊ａをＩｎ２とするとＩｎｚ
＝（１＋ｈｆｅｔ）　Ｉ！Ｉｔである。

Ｃ８３０３の電流増幅率をｈｆｅ２とすると、ＱＢ３０
１のコレクタ電流ＩＣ２は、　ＩＣ２＝ｈｆｅ２Ｉｎｚ
＝ｈｆｅ２（１＋ｈｆｅ５）ＩＢＩとなる。一般にｈｆ
ｅ１．　ｈｆｅ２は５０〜２００の値であり、ｈ　ｆｅ
ｘ＝ｈｆｅ２とするとＩｃ２＝ｈｆｅｔ　（１＋ｈｆｅ
ｔ　）Ｉｃ２＝ｈｆｅｔ　ＩＢＩ　Ｉｎ２の殆んどはＣ
３０１の蓄積電荷の放電電流であり節点ＮＣ３０１のレ
ベルが下降し１Ｌ”レベルとなる。

〔発明が解決しようとする問題点〕

上述した従来のディジタル集積回路のうち０ＭＯ８のみ
を用いたマルチバイブレータ半導体集積口１６は、Ｒ，
−Ｃ時定数回路の容量に蓄積されている［＃の放電をＮ
チャネルＭＯＳ）ランジスタにより行っているが、ＭＯ
Ｓ）ランジスタはバイポーラトランジスタに比べ電流駆
動能力が劣るため十分な放電能力を優るためＫは素子の
サイズを同一電流駆動能力を持つバイポーラトランジス
タよシ大きくしなければならない。

又、ＭＯＳトランジスタの動作上の特性として素子の温
要上昇によシミ子の移動度が低下するから、温度が上が
ると４通時抵抗が大となって電流駆動能力が低下すると
いう性質がある。従って温虻が上昇すると放′ｙｌｌＱ
間が長くかかって稽Ｋが悪くなるという欠点がある。

一万、上述した従来のバイポーラトランジスタのみによ
り構成された蓄積電荷放電回路はバイポーラトランジス
タの電流増＠作用を、Ｅｕ用して放電電流を流している
がバイポーラトランジスタの電流増幅率は素子の温度変
化に対して正の傾きを持っており第３図に示した回路で
は；た子の温度上昇によりトランジスタの内部抵抗の増
〃（１する要因よりも電流駆動能力を向上させる安置の
力が影響が大きく、結果的に温度が上昇すると放電時間
が短かくなるという欠点がある。

従って、０ＭＯ８のみ、ないしはバイポーラトランジス
タのみによりマルチバイブレータのＲ−Ｃ時定数回路の
蓄積電荷の放電動作若しくは充電動作を行わせると動作
時間の＠度依存性が大きく總じてマルチバイブレータ回
路の精度が低くなってしまうという欠点がある。

〔問題点を解決するための手段〕

本発明のディジタル集積回路は、抵抗及び容量からなる
時定数回路の充電又は放電を行うバイポーラトランジス
タからなる半導体スイッチ回路及び前記半纏体スイッチ
回路の開閉を行なうＣＰｖ１０８回路を含み、前記時定
数回路の充電又は放電現象を利用して所定のパルス波を
発生するパルス発生１ｇ回路の少なくとも前記抵抗又は
容量を除く部分が゛半導体基板に集積されているという
構成を有している。

（実施例〕 次に、本発明の実施例について説明する。

第１図は本発明の第１の実施例の回路図である。

この実施例は、抵抗Ｒ１０１及び容量Ｃ１０１からなる
時定数回ｗ＆ｌｏ１の放電を行うバイポーラトランジス
タＱＢＩＯＩからなる半碑体スイ。

子回路及びこの半導体スイッチ回路の開閉を行なうＣＭ
ＯＳインバータＧ２０１を含み、時定数回路１０１の充
電及び放電現象を利用し′Ｃ所定のパルス波を発生する
マルチバイグＶ−タ回路の少なくとも抵抗几１０１又は
容量Ｃ１０１を除く部分が半導体基板に集＠されている
というものである。

詳述−すると、Ｇｌ　０１．Ｇｌ　０２は各々ＣＭＯＳ
、構成の２人力ＮＡＮＤ回路であり、図に示す接続によ
りＲ−Ｓフリ、グフロ、グを構成する。入力端ラグのＱ
出力、節点１０２はＲ−Ｓフリ、グア０ツグのＱ出力、
節点Ｎ０Ｏ２はＲ−８７す、グア０、グのセット入力信
号端である。ＧＯＯＩ、Ｇ２０１は各々ＣＭＯＳインバ
ータ回路でおり、　ＱＰ２０１はＧ２０１を構成するＰ
チャネｋＭＯＳトランジスタ、ＱＮ２０１はＧ２０１を
構成するＮチャネルＭＯ８）ランジスタである。節点Ｎ
２０１゜Ｎ００２は各々Ｇ２０１．ＧＯＯＩの出力端で
ある。ＱＢＩＯＩは容量Ｃ１０１に蓄積された電荷を放
電するためのＮＰＮ）ランジスタＩであり、ＱＢＩＯＩ
とＱＰ２０１は隣接して配置される。

Ｒ１０１はＣ１０１と共に時定数回１６１０１ケ構成す
る抵抗、Ｇ４０１１工、Ｒ］　０１、Ｃ１０１により成
る時定数回路１０１の節点Ｎ３０１を入力端子とする／
ユミ、トトリガインバータ回路、０４０１出力端子であ
る。ＶＤＤ並びにＶｓｓは電源端子である。

矢に本実施例の回路動作について述べる。

本例は回路動作の開始信号として入力端＋１００１に立
下りトリガパルスを入力する方式の例である。

先づトリガパルスが印加される前の状態、即ち１００】
が＠Ｈ＃レベルの状態においては各々の端子並びに節点
（す第２表に示す状態で安定している。

第２表 尚、本実施例のトリガパルス印加前の伏態としてＲ−８
フリッグ７０．グのＱ出力端子である節点Ｎｌ０Ｉが’
　Ｈ”　レベルの犬態シζあることも予想されるが、節
点Ｎｌ　０１が′″Ｈ”レベルにあるとするとＧＩＯＩ
の入力かり凡−Ｓフリ、グフロッグのｑ出力である節点
Ｎ１０２ｉ家＠Ｌ”レベルである。従って節点Ｎ００２
、Ｎ２０１、Ｎ３０１は共に１Ｈ＃レベル、出力端子０
４０］はＩＩＩ　Ｌ　＃レベルとなる。

しかしながら節点Ｎ２０１が１Ｈ″ノベルにあるという
ことはＱＰ２０］が導通伏態にあり、ＱＮ２０１が１断
伏態にあることでＱＰ２０］によ＃）ＱＢＩＯ１０ベー
ス電流が供給されてＱＢＩＯＩが導通ずるから、Ｃ１０
１の蓄積電荷が放ａされて節点Ｎ３０１は＠Ｌ”レベル
となシ、伏いて出力端子０４０１が１Ｈ＃レベル、節点
Ｎ０Ｏ２が“Ｌ”レベルとなって節点Ｎ１０２がＨ”レ
ベルとなるから節点Ｎ１０１は′Ｈ＃レベルとなる。

節点Ｎ１０２が″Ｈ”レベルとなるとＱＰ２０１が遮断
し、ＱＮ２０１が導通となってＱＢＩＯＩが遮断する。

使ッ”ＣＣ１０１のＩＦ［を荷の放電は停止し、Ｃ１０
］はＲ１０１を介して充電されて、節点Ｎ３０】はレベ
ルが上昇し″Ｈ”レベルとなる。促っ℃、出力端子０４
０】が１し”レベルとなり、節点Ｎ０Ｏ２が＠Ｈ”レベ
ルとなり節点Ｎ１０２は″Ｈ”レベルのままとなるから
第２表に示した状態となって安定する。

ここで、入力端子ｌ００１に立下りのトリガパルスが入
力されるとＮｌ　０１が＠Ｈ”レベルとなり、Ｎ１０２
が＠Ｌ＃レベルとなるからＱＰ２０１が４通し、ＱＮ　
２０１が諜断して、ＱＢＩＯＩのベース電流が供給され
て導通し、Ｃｌ０Ｉに蓄積されていた１ＪＬ荷を放電さ
せる。これによって節点Ｎ３０１は＠Ｌ＃レベルとなり
、出力端子０４０】は′Ｈ”レベルとなる０ 節点Ｎ０Ｏ２ｉ丁１Ｌ”レベルとなり節点Ｎ］０２は１
Ｈ”レベルとなるｌからＱＰ２０１は」１ＱＮ２０１け
４通となってＱＢＩＯＩは遮断する。

従ってＣ】０】の蓄積電荷の放電が停止し、Ｒ１０１を
介して充電が炬まり、節点Ｎ３０１のしベルが上昇する
。節点Ｎ３０１のレベルが′″ＨＨ−レベルると出力陽
子０４０１は１Ｌ”レベルとなり、節点Ｎ００２は“Ｈ
”レベルとなる。

ここで入力端子ｌ００１がＭ″Ｌ”レベルであれば、節
点Ｎ１０１はＨ”レベルとなり、節点Ｎ】０２は１Ｌ＃
レベルとなるから、再びＱＰ２０１が導通しＱＮ２０１
が＃ｒしてＱＢＩＯＩが導通し、Ｃ１０３の蓄積電荷放
電を始めるところから一連の動作を繰り返し付５゜ 父入力端子ｌ００１が既に＠″Ｈ”レベルに戻っていれ
ば、節点Ｎｌ０Ｉは＠Ｌ”レベルとなっており、節点Ｎ
１０２は１Ｈ”レベルを保持し、他の節点並びに出力端
子０４０１も状態は変化せず第２表の伏態に戻って動作
を終了する。

本実施例はトリガパルスが入力端子ｌ００１に印加され
た後ＱＢＩＯＩによりＣ】０１の蓄積電荷放電が行なわ
れた時点における出力端子０４０１のレベル反転から、
その後ＱＢＩＯＩの放電動作終了後のＲＩＯＩによるＣ
１０】の６充’ＩＥＫよる出力端子０４０】のレベル反
転までを巣安定マ〃チバイプレータの出力として用いる
ことができる。

第３図は、本発明の第２の実施例の回路図である。

Ｇｌ　０１　、Ｇｌ　０２．Ｇ２０１の各論理回路並び
に節点Ｎｌ　０１．Ｎｌ　０２．Ｎ２０１は第１図と同
様である。

ＱＢ２０］は容１ｃ２０１に電荷を蓄積するためのＮＰ
Ｎ）ランジスタ、Ｒ２０１はＣ２０１と共に時定数回Ｎ
ｒ２０１を構成する抵抗、Ｇ４０２）言Ｒ１０２，Ｃ１
０２より成る時定数回路２０１の節点Ｎ３０２を入力と
する７ユミツトトリガインパ一タ回路、節点Ｎ０Ｏ３は
Ｇ４０２の出力端、Ｇ５０１はインバータ回路、出力端
子０５０１はＧ５０１の出力端である。

次に本実施例の回路動作について述べる。

第１図に示した実施例の動作をｃｉｌｏｌ、Ｇ７１０２
、Ｇ２０１の動作並びに入出力の関係は同様であるが、
本実施例はトリガパルスの入力により、あらかじめ蓄積
電荷の放電がなされている容量０２０１に対してＱＢ２
０１を介して充電を行いＣ２０１の充電完了によりＱＢ
２０１を両断させた後８２０１によりＣ２０１の蓄積電
荷を放電させ１マルチバイブレータの動作を得る方式で
あ！７第１図におけるＱＢＩＯｌ、Ｃ２０］、ル２０」
。

Ｇ４０］、Ｎ３０］、Ｎ０Ｏ３，０４０１に第２におけ
るＱＢ２０１．Ｃ２０］、Ｒ２０１，Ｇ／４０２、Ｎ０
Ｏ２，０５０１が各々対応し、かつＮ３０１に対するＮ
３０２とＮ０Ｏ２に対するＮ００３のレベル関係並びに
Ｇ４０１に対するＧｆ４０２の動作が逆の関係となる点
の他はレベル動作共にどちらの実施例も同じである。

しかも、双方の実施例共にバイポーラトランジスタのＡ
電流駆動能力を利用しており、容量に対する電荷の放電
ないしは光電がＭＯＳトランジスタを用いる場合よりも
高速に行える。

〔発明の幼果〕

以上説明したように、本発明は、単安定マルチバイブレ
ータ半導体集積回路においてＢｒＣ４■Ｏ８技術を用い
てバイポーラトランジスタの高電流駆能力を利用した時
定数回路の爪型着しくは／ｉ！電を従来の方式に比べ小
さい占有面構でかつ、高速に行い侍る回路構成としたこ
とＫより全体としての高集積化を実現できる。回路構成
上静止状態に於る定常電流は無く、電力を消費しない。

時定数回路の容量への光電、看しくは放電を行うバイポ
ーラトランジスタのベース電流ヲＭ　ＯＳトランジスタ
を介して供給することにより、温度上杵に対するバイポ
ーラトランジスタの′ｔＥ、流増幅率が正の依存性を待
っているのに対し、ＭＯＳトランジスタのコンタ゛クタ
ンスが負の依存性を持っていることから相殺されて、結
果として、各賞への充電、若しくは放電に賀す＃闇の温
度依存性を小びく抑えることができるので、ディジタル
集槓回絡の積度が向上する効果もある。

【図面の簡単な説明】

第１図、第２南はそれぞれ本発明の第１．第２の実Ｍ例
の回路図、第３図は従来の（ＪＯ８構成のマルチバイブ
レータの回路図、第４図はバイポーラトランジスタによ
り放電回路の回路図である。 １０１．２０１・・・・・・時定数回路、Ｃｌ０Ｉ、Ｃ
２０１・・・・・・谷ｆ、ＧＯＯ］・・・・・・インバ
ータ、Ｇ／１０１、Ｇｌ　０２・・・・・・ＮＡＮＤ回
錯、Ｇ２０１１００．。 ＣＭＯＳイｙバーｆｉ、Ｇ４０１　、０４０２−旧・・
７゜ミツトトリガインバータ回ｇ、１００Ｉ　　・・・
・・入力ｉ４子、Ｎ０Ｏ２，Ｎｌ　０１．Ｎ１０２．Ｎ
２０１゜Ｎ３０２・・・・・節点、０４０１．０５０１
・・・・・・入力部子、ＱＮ２０１・・・・・Ｎチャネ
ルＭＯＳトランジスタ、ＱＰ２０］・・・・・・Ｐチャ
ネルＭＯ８）ジンジスタ、ＱＢＩ　０１．ＱＢ２０１・
・・・・・ＮＰＮトランジスタ、ＲＩＯＩ、Ｒ２０１・
・・・・抵抗。 一 ミ 罰 ＼へ易

Claims (1)

【特許請求の範囲】
1. 抵抗及び容量からなる時定数回路の充電又は放電を行う
   バイポーラトランジスタからなる半導体スイッチ回路及
   び前記半導体スイッチ回路の開閉を行なうＣＭＯＳ回路
   を含み、前記時定数回路の充電又は放電現象を利用して
   所定のパルス波を発生するパルス発生回路の少なくとも
   前記抵抗又は容量を除く部分が半導体基板に集積されて
   いることを特徴とするディジタル集積回路。