JPS5843936B2 - ハンドウタイインバ−タカイロ - Google Patents
ハンドウタイインバ−タカイロInfo
- Publication number
- JPS5843936B2 JPS5843936B2 JP47041626A JP4162672A JPS5843936B2 JP S5843936 B2 JPS5843936 B2 JP S5843936B2 JP 47041626 A JP47041626 A JP 47041626A JP 4162672 A JP4162672 A JP 4162672A JP S5843936 B2 JPS5843936 B2 JP S5843936B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- output
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は高出力負荷に対して高速度動作が要求される
場合に適用して好適な半導体インバータ回路に関する。
場合に適用して好適な半導体インバータ回路に関する。
高出力インバータはＭＯ８型素子よりなる記憶装置のク
ロックや語駆動回路などに必要である。
ロックや語駆動回路などに必要である。
しかし高出力でしかもインバータ出力トランジスタが導
通の時のレベルを低く保ち、消費電力が低く、例えばモ
ノリシック半導体集積回路化に適する程度に低くされ、
同時に高速度性を有するインバータをモノリシック半導
体集積回路として実現することは非常に困難であった。
通の時のレベルを低く保ち、消費電力が低く、例えばモ
ノリシック半導体集積回路化に適する程度に低くされ、
同時に高速度性を有するインバータをモノリシック半導
体集積回路として実現することは非常に困難であった。
即ちインバータ出力トランジスタの導通レベルを低く抑
えるために、出力トランジスタを過飽和動作状態で使う
には飽和電荷を抑制する必要がある。
えるために、出力トランジスタを過飽和動作状態で使う
には飽和電荷を抑制する必要がある。
そのためには金拡散工程が必要となるが、その工程を含
み、しかも高出力に耐λるような耐圧が高く、大電流の
トランジスタで、かつ高速性能を有するものをモノリシ
ック集積化することば困難であった。
み、しかも高出力に耐λるような耐圧が高く、大電流の
トランジスタで、かつ高速性能を有するものをモノリシ
ック集積化することば困難であった。
特に金拡散工程によってもなお飽和電荷は完全に抑制し
きれない。
きれない。
更にその量は接合温度の上昇と共に増加し、インバータ
の出カドランジスタネ導通の時の所謂ストレージ時間の
増加を招く。
の出カドランジスタネ導通の時の所謂ストレージ時間の
増加を招く。
その上悪いことにはこのインバータによく用いられるエ
ミッタホロワ、所謂オフバッファが設けられる場合はそ
のオフバッファを通じてストレージ時間の間多犬の無効
電流が流れ、消費電力が著しく増加する。
ミッタホロワ、所謂オフバッファが設けられる場合はそ
のオフバッファを通じてストレージ時間の間多犬の無効
電流が流れ、消費電力が著しく増加する。
この発明の目的は上記ストレージ時間が実質的に除去さ
れ、従って高速動作が可能で、無効電力消費のない、モ
ノリシック集積化に適する半導体インバータ回路を提供
するにある。
れ、従って高速動作が可能で、無効電力消費のない、モ
ノリシック集積化に適する半導体インバータ回路を提供
するにある。
本発明による半導体インバータ回路は第１のトランジス
タのエミッタ出力を第２のトランジスタのベースに供給
し、上記第２のトランジスタのコレクタから論理出力を
得る回路において、論理信号が入力され出力が上記第１
のトランジスタのベースに供給される第１のインバータ
回路と、上記論理信号が入力され出力が上記第１のトラ
ンジスタのベースに供給される第２のインバータ回路と
を備え、上記論理信号の一輪理値に応答して上記第１お
よび第２のトランジスタのベース電荷を上記第１および
第２のインバータ回路出力に実質的に同時にそれぞれ吸
収させることにより上記第１および第２のトランジスタ
を同時に非導通とするようにしたことを特徴とする。
タのエミッタ出力を第２のトランジスタのベースに供給
し、上記第２のトランジスタのコレクタから論理出力を
得る回路において、論理信号が入力され出力が上記第１
のトランジスタのベースに供給される第１のインバータ
回路と、上記論理信号が入力され出力が上記第１のトラ
ンジスタのベースに供給される第２のインバータ回路と
を備え、上記論理信号の一輪理値に応答して上記第１お
よび第２のトランジスタのベース電荷を上記第１および
第２のインバータ回路出力に実質的に同時にそれぞれ吸
収させることにより上記第１および第２のトランジスタ
を同時に非導通とするようにしたことを特徴とする。
本発明によれば出力トランジスタとしての第２のトラン
ジスタとこれを制御するための第１のトランジスタとは
入力信号によって同時に制御される。
ジスタとこれを制御するための第１のトランジスタとは
入力信号によって同時に制御される。
特に両トランジスタは同時にベース電荷が引き抜かれて
オンからオフに変化するために高速かつ低消費電力の動
作が期待できる。
オンからオフに変化するために高速かつ低消費電力の動
作が期待できる。
さらに出力トランジスタにオフバッファが直列に設けら
れた場合もこの直列回路に過渡的に流れる電流は原理的
にはほぼ０にできるため低消費電力が実現できる。
れた場合もこの直列回路に過渡的に流れる電流は原理的
にはほぼ０にできるため低消費電力が実現できる。
なお上記第１および第２のインバータ回路の構成は基本
的には特に限定されるものではなく、例えば出力的の直
列的に過渡的に電流路が形成される構成でも上記第１の
トランジスタを出力トランジスタとするインバータに比
してはるかに小さい負荷駆動能力で上記第１、第２のイ
ンバータを構成すれば良いことから第１，２のインバー
タでの消費電力は本来的に太きいものではなく、よって
上記構成によって得られる第１のトランジスタに係わる
インバータでの消費電力低減効果に比して無視できる。
的には特に限定されるものではなく、例えば出力的の直
列的に過渡的に電流路が形成される構成でも上記第１の
トランジスタを出力トランジスタとするインバータに比
してはるかに小さい負荷駆動能力で上記第１、第２のイ
ンバータを構成すれば良いことから第１，２のインバー
タでの消費電力は本来的に太きいものではなく、よって
上記構成によって得られる第１のトランジスタに係わる
インバータでの消費電力低減効果に比して無視できる。
次に図面を参照して説明しよう。
第１図は従来のインバータ回路の最も基本的なもので、
入力端子１の入力レベルＶｉｎが低レベルになると電源
端子２よりの電流はゲートトランジスタ３より入力端子
１側へ供給され、増幅用トランジスタ４のベースには電
流は流れず、このトランジスタ４は不導通である。
入力端子１の入力レベルＶｉｎが低レベルになると電源
端子２よりの電流はゲートトランジスタ３より入力端子
１側へ供給され、増幅用トランジスタ４のベースには電
流は流れず、このトランジスタ４は不導通である。
よってそのエミッタ抵抗５に電流は流れず、インバータ
トランジスタ６のベースに電流は供給されず、トランジ
スタ６も不導通である。
トランジスタ６のベースに電流は供給されず、トランジ
スタ６も不導通である。
一方電源端子７からトランジスタ４のコレクタ抵抗８を
通じてエミッタホロワ回路、いわゆるオフバッファ回路
９のトランジスタ１０が導通し、オフバッファ回路９と
インバータトランジスタ６との接続点の出力端子１１の
出力レベルＶｏｕは高レベルになる。
通じてエミッタホロワ回路、いわゆるオフバッファ回路
９のトランジスタ１０が導通し、オフバッファ回路９と
インバータトランジスタ６との接続点の出力端子１１の
出力レベルＶｏｕは高レベルになる。
入力端子１の入力レベルＶｉｎが高レベルになると、電
源端子２からトランジスタ３を通じて増幅用トランジス
タ４にベース電流が供給され、このトランジスタ４は導
通する。
源端子２からトランジスタ３を通じて増幅用トランジス
タ４にベース電流が供給され、このトランジスタ４は導
通する。
これによりインバータトランジスタ６も導通して出力端
子１１の出力レベルＶｏｕは略接地電位、即ち低レベル
になる。
子１１の出力レベルＶｏｕは略接地電位、即ち低レベル
になる。
上述したように入力レベルＶｉｎが低レベルの時ハ出力
レベルＶｉｕは高レベルであるが、この状態から入力レ
ベルＶｉｎが僅か上昇し、これがトランジスタのペース
エミッタ間電圧降下■ＢＥ１０．８Ｖ程度になると、増
幅用トランジスタ４に電流が流れ始める。
レベルＶｉｕは高レベルであるが、この状態から入力レ
ベルＶｉｎが僅か上昇し、これがトランジスタのペース
エミッタ間電圧降下■ＢＥ１０．８Ｖ程度になると、増
幅用トランジスタ４に電流が流れ始める。
このため出力レベルＶｏｕは抵抗５及び８の抵抗値Ｒ１
及びＲ２の比Ｒ２／Ｒ１に応じてレベルが低下し、いわ
ゆる肩落ちが生じる。
及びＲ２の比Ｒ２／Ｒ１に応じてレベルが低下し、いわ
ゆる肩落ちが生じる。
この点より第２図に示すように増幅用トランジスタ４の
前段に更に一段のインバータ回路１４を挿入することに
より、これにて増幅して肩落ちをなくすようにしたもの
がある。
前段に更に一段のインバータ回路１４を挿入することに
より、これにて増幅して肩落ちをなくすようにしたもの
がある。
インバータ回路１４においてトランジスタ１５．１６は
トランジスタ４．６とそれぞれ対応し、抵抗１７，１８
は抵抗８．５と対応し、抵抗１９はエミッタホロワ９と
対応する。
トランジスタ４．６とそれぞれ対応し、抵抗１７，１８
は抵抗８．５と対応し、抵抗１９はエミッタホロワ９と
対応する。
トランジスタ２０は飽和制御用で、例えば入力端子１が
高レベルとなり、トランジスタ１５が導通した時にその
エミッタよりトランジスタ１６のベースに比較的大きい
電流が供給されてこのトランジスタ１６は急激に導通状
態となり、その状態でトランジスタ１６のコレクタ電位
の低下により飽和制御トランジスタ２０が導通し、トラ
ンジスタ１６のベース電流が減少して、このトランジス
タ１６に飽和電荷が全く生じないか又は極く僅かとなる
ようになされた。
高レベルとなり、トランジスタ１５が導通した時にその
エミッタよりトランジスタ１６のベースに比較的大きい
電流が供給されてこのトランジスタ１６は急激に導通状
態となり、その状態でトランジスタ１６のコレクタ電位
の低下により飽和制御トランジスタ２０が導通し、トラ
ンジスタ１６のベース電流が減少して、このトランジス
タ１６に飽和電荷が全く生じないか又は極く僅かとなる
ようになされた。
トランジスタ２０のベース端子２１にはトランジスタの
ＶＢＥ及びコレクタエミッタ間電圧■ｃＥの和に相当す
る適当な電位が与えられる。
ＶＢＥ及びコレクタエミッタ間電圧■ｃＥの和に相当す
る適当な電位が与えられる。
第２図においては上述したように肩落ちがなくなるが、
インバータトランジスタ６が導通状態から不導通状態に
なった時、その飽和電荷は抵抗５を通じて徐々に放電す
る。
インバータトランジスタ６が導通状態から不導通状態に
なった時、その飽和電荷は抵抗５を通じて徐々に放電す
る。
一方トランジスタ４はこれが不導通になった時、前段回
路素子、即ち導通トランジスタ１６を通じて飽和電荷は
直ちに放電する。
路素子、即ち導通トランジスタ１６を通じて飽和電荷は
直ちに放電する。
よってトランジスタ４が不導通で、トランジスタ６が導
通の状態があり、この間トランジスタ４が不導通になる
とトランジスタ１０のベース電流が増大し、トランジス
タ１０，６に大きな無効電流が流れる。
通の状態があり、この間トランジスタ４が不導通になる
とトランジスタ１０のベース電流が増大し、トランジス
タ１０，６に大きな無効電流が流れる。
第３図はこの発明によるインバータ回路を示し、この例
においてはインバータ回路１４と同様なインバータ回路
２３を設け、このインバータ回路２３にてインバータト
ランジスタ６の飽和電荷を引きとる。
においてはインバータ回路１４と同様なインバータ回路
２３を設け、このインバータ回路２３にてインバータト
ランジスタ６の飽和電荷を引きとる。
即ちインバータ回路２３においてトランジスタ２４，２
５，２６，２７はインバータ回路１４のトランジスタ３
，１５，１６．２０とそれぞれ対応する。
５，２６，２７はインバータ回路１４のトランジスタ３
，１５，１６．２０とそれぞれ対応する。
インバータ回路２３の出力側はインバータトランジスタ
６のベースに接続される。
６のベースに接続される。
従って抵抗５は省略され、これに替ってトランジスタ２
６が使用された構成となり、インバータ回路２３の入力
側は入力端子１に接続される。
６が使用された構成となり、インバータ回路２３の入力
側は入力端子１に接続される。
この構成によれば入力端子１が低レベルでトランジスタ
１５，１６，２５，２６が不導通で、トランジスタ４，
６が導通の状態から入力端子１が高レベルになると、ト
ランジスタ１５，１６，２５゜２６が導通し、トランジ
スタ４，６の飽和電荷はそれぞれトランジスタ１６．２
６を通じて急速に引かれ、上述したような大きな無効電
流が流れることはない。
１５，１６，２５，２６が不導通で、トランジスタ４，
６が導通の状態から入力端子１が高レベルになると、ト
ランジスタ１５，１６，２５゜２６が導通し、トランジ
スタ４，６の飽和電荷はそれぞれトランジスタ１６．２
６を通じて急速に引かれ、上述したような大きな無効電
流が流れることはない。
第１図及び第２図はそれぞれ従来のインバータ回路を示
す接続図、第３図はこの発明によるインバータ回路の一
例を示す接続図。 ４：第２トランジスタ、６：第１トランジスタ、７：第
２基準電源端子、８：抵抗器、９：エミッタホロワ回路
、１１：出力端子、１６：第３インバータ、２６：第２
インバータ。
す接続図、第３図はこの発明によるインバータ回路の一
例を示す接続図。 ４：第２トランジスタ、６：第１トランジスタ、７：第
２基準電源端子、８：抵抗器、９：エミッタホロワ回路
、１１：出力端子、１６：第３インバータ、２６：第２
インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタのエミッタを第２のトランジス
タのベースに接続し、該第２のトランジスタのエミッタ
を基準電源に接続し、該第２のトランジスタのコレクタ
から論理出力を得る回路に於いて、論理信号が入力され
出力が上記第１のトランジスタのベースに接続された第
１のインバータ回路と、上記論理信号が入力され出力が
上記第２のトランジスタのベースに接続された第２のイ
ンバータ回路とを備え、上記論理信号が一輪理値のとき
に上記第１および第２のトランジスタのベースに蓄積さ
れていた電荷を上記論理信号の他論理値に応答してそれ
ぞれ上記第１および第２のインバータ回路の出力によっ
て上記基準電位に実質的に同時に放電せしめることによ
り上記第１および第２のトランジスタを実質的に導通状
態から非導通状態に切り替えるようにしたことを特徴と
する半導体インバータ回路。 ２ 第１と第２の電源端子と、出力端子と、コレクタが
抵抗を介して該第１の電源端子に接続された第１のトラ
ンジスタと、ベースが該第１のトランジスタのエミッタ
に接続されコレクタが上記出力端子に接続されエミッタ
が該第２の電源端子に接続された第２のトランジスタと
、コレクタが該第１の電源端子に接続されベースが該第
１のトランジスタのコレクタに接続されエミッタが該出
力端子に接続された第３のトランジスタと、コレクタが
該第１のトランジスタのベースに接続されエミッタが該
第２の電源端子に接続された第４のトランジスタと、コ
レクタが該第２のトランジスタのベースに接続されエミ
ッタが該第２の電源端子に接続された第５のトランジス
タと、入力論理信号に応答して上記第４および第５のト
ランジスタの導通を同時に制御する回路手段とを有する
ことを特徴とする半導体インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47041626A JPS5843936B2 (ja) | 1972-04-24 | 1972-04-24 | ハンドウタイインバ−タカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47041626A JPS5843936B2 (ja) | 1972-04-24 | 1972-04-24 | ハンドウタイインバ−タカイロ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12836879A Division JPS5547735A (en) | 1979-10-03 | 1979-10-03 | Inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS492017A JPS492017A (ja) | 1974-01-09 |
| JPS5843936B2 true JPS5843936B2 (ja) | 1983-09-30 |
Family
ID=12613529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47041626A Expired JPS5843936B2 (ja) | 1972-04-24 | 1972-04-24 | ハンドウタイインバ−タカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843936B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092551A (en) * | 1976-05-20 | 1978-05-30 | International Business Machines Corporation | A.C. powered speed up circuit |
-
1972
- 1972-04-24 JP JP47041626A patent/JPS5843936B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS492017A (ja) | 1974-01-09 |
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