JPH0239890B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、数個のスイツチング・トランジスタ
と負荷、容量性素子を具備した発振回路に関する
ものである。詳しくは上記本発明による発振回路
で特にスイツチング素子と負荷として集積注入論
理回路を用いた場合には半導体集積回路において
極めて小面積なさらに高性能で低電圧動作
（0.6V程度）、低消費電力動作を可能にすること
のできる発振回路に関するものである。

〔発明の背景〕

種々のシステムにおいて動作クロツクやＡ／Ｄ
変換用クロツク、タイマ用クロツクなどを必要と
する場合が非常に多く、これらのクロツクを発生
するためには発振回路が必要である。

特に集積回路によつてシステムを構成する場合
には発振回路が他の回路と同一チツプ上に形成で
きることが望ましく、その場合には極力小さな面
積で発振回路が実現できることが望まれている。

集積注入論理回路によつてシステムを構成する
場合にも当然発振回路が必要となることが非常に
多い。従来集積注入論理回路のシステムに発振回
路を組み込む場合、集積注入論理回路と他のリニ
ア回路などが同一チツプ上に共存できることを利
用して発振回路を通常のトランジスタや抵抗を用
いて形成していたことが多い。この場合は発振回
路が同一チツプ上に共存できるとはいえ、通常の
トランジスタや抵抗などを用いるために発振回路
の占める面積が非常に大きくなる。また集積注入
論理回路の動作電圧レベルにまで発振出力を変換
する必要があるなどの難点があつた。

また上記の点を改善した回路として、集積注入
論理回路と通常のトランジスタが混在した発振回
路も提案されている。（1976年１月27日、電子通
信学会技術研究報告、Vol.75、No.209、SSD75−
67〜72、pp.41〜50）この回路においては、抵抗
を必要とせず、発振回路の構成素子数が少ない、
集積注入論理回路へのレベル変換が必要ない、な
どの利点を有しているが、通常のnpn、pnpトラ
ンジスタやダイオードを用いているために、これ
らの素子面積が大きく、発振回路はやはり大きな
面積を占める。

〔発明の目的〕

これ等の認識のもとで、本発明者等は、先に、
３素子のI₂Lで構成可能な発振回路について、特
願昭52−84278号において提案した。この発振回
路において、電源を投入してから発振を開始する
までの時間を短縮できる手段を提供することを、
本発明は目的としている。

〔発明の概要と実施例〕

第１図は上記発振回路の１例である。第１図に
おいて、１ａと１ｂで、２ａと２ｂで、３ａと３
ｂでそれぞれ１つのI₂L回路が構成される。

４は容量性素子であり、一般的にはコンデン
サ、水晶振動子などを用いることもでき。また、
コンデンサとしては一般的な外付のものの他に集
積回路内部において接合容量やMOS容量を用い
ることもできる。

次に第１図の発振回路の動作について容量性素
子としてコンデンサを用いた時の動作を第５図を
参照しながら説明する。第５図Ａ，Ｂ，Ｃはそれ
ぞれ第１図のＡ点、Ｂ点、Ｃ点の発振波形であ
る。

第１図においてまず集積注入論理回路のnpnト
ランジスタ１ａがオフ状態にあるときを考える。
（第５図の時間T₁のとき）このとき集積注入論理
回路のnpnトランジスタ２ａはオン状態にあり、
このnpnトランジスタがオンした瞬間に第１図Ｃ
点の電位を引き下げており、同時にＢ点の電位も
引き下げられ、集積注入論理回路のnpnトランジ
スタ１ａがオフ状態となつている。この状態では
集積注入論理回路のpnpトランジスタ２ｂから
pnpトランジスタ１ｂを通して容量４に充電電流
が流れ込み、Ｂ点の電位が徐々に上昇する。集積
注入論理回路のpnpトランジスタ２ｂ，１ｂはほ
ぼ定電流源として動作するので第１図Ｂ点の電位
の上昇は時間に対して直線的に増加する。Ｂ点の
電位が集積注入論理回路のnpnトランジスタ１ａ
がオン状態になるための十分な電位になつた時点
でnpnトランジスタ１ａが集積注入論理回路の
pnpトランジスタ２ｂからの電流を吸い込み、Ａ
点の電位を下げる。Ａ点の電位が下がつた瞬間に
集積注入論理回路のnpnトランジスタ２ａがオフ
状態になり、集積注入論理回路のpnpトランジス
タ３ｂからの電流が容量４に充電電流として流
れ、同じにこの充電電流は集積注入論理回路の
npnトランジスタ１ａのベースに流れ込みnpnト
ランジスタをますます深くオン状態に遷移させる
再生作用が働く。

集積注入論理回路のnpnトランジスタ２ａがオ
フ状態になつた時点で集積注入論理回路のpnpト
ランジスタ３ｂからの電流が容量４に充電電流と
して流れ込み、Ｃ点の電位が上昇する。（第５図
Ｃの時間T₂における波形）この時のＣ点の電位
上昇は(1)で述べたＢ点の電位の上昇と同じ理由で
時間に対して直線的に上昇する。

Ｃ点の電位が上昇し、集積注入論理回路のnpn
トランジスタ３ａがオン状態になつた時、npnト
ランジスタ３ａのベース電流が急激に増加するた
めに容量４への充電電流が急激に減少する。この
ため集積注入論理回路のnpnトランジスタ１ａの
ベース電流が容量４とベース電流とで決まる時定
数で徐々に減少し、Ｂ点の電位が徐々に減少し、
npnトランジスタ１ａがオフ状態になる。（第５
図Ｂの時間T₃における波形）この時点で集積注
入論理回路のnpnトランジスタ２ａがオン状態に
なり、Ｃ点の電位を急激に0Vまで引き下げる。

以上の動作の繰り返しによつて、第１図の発振
回路の発振動作が維持される。本発振回路におい
て、帰還用素子４として水晶振動子を用いた時に
発振開始時間が遅くなる場合があつた。これは帰
還用素子４をはずしてＣ点の流入、流出電流を考
えた場合にトランジスタ２ａと３ｂのコレクタ電
流にアンバランスがあるためである。つまり第１
図の回路についてＢ点を入力、Ｃ点を出力と考え
た場合に入力が開放の状態で出力が高レベル、又
は低レベル状態になつており、出力の状態を変化
させるために入力にある電流（又は電圧）変化が
必要とされる。この出力の状態変化に必要な入力
の電流値（又は電圧値）は通常オフセツト電流
（又は電圧）と呼称され、このオフセツトが小さ
なほど発振開始時期は短くなる。

第２図に第１図の発振回路のオフセツト電流と
発振開始時間の特性の一例を示す。オフセツトが
小さくなると発振開始時間が早くなることがわか
る。第１図の発振回路はトランジスタ１ａ，２ａ
の電流増幅率が小さくなるとオフセツトが大きく
なる傾向があり、それにつれて発振開始時間が長
くなる傾向があつた。この難点を改善する方法と
してトランジスタ１ａ，２ａのコレクタ面積比を
変える方法や、トランジスタ２ｂ，３ｂのコレク
タ電流を変える方法などが有効である。

本発明は第１図の発振回路の発振開始時間を短
縮する手段を提供するものである。

第３図は本発明の第１の実施例である。本発明
の要点は第１図に示した回路と同一素子寸法、同
一プロセス、同一回路構成の回路を近接して形成
し、一方の回路ＤのＢ，Ｃ点に水晶振動子４を接
続し、もう一方の回路Ｅには単なるバイアス用と
して用いる点である。

バイアス用として用いる回路Ｅの出力側のトラ
ンジスタ３a′は２コレクタとし、１つのコレクタ
３１はベースに接続したカレント・ミラー構成と
する。もう一方のコレクタ３２は発振回路ＤのＣ
点へ接続する。

上記の回路構成において回路Ｄと回路Ｅを切離
して考えると、回路Ｄのトランジスタ３ｂ，２ａ
のそれぞれのコレクタ電流をI_c3，I_c2とするとＣ
点におけるこれらの電流のアンバランスは ΔI＝I_c3−I_c2 となる。このアンバランス電流ΔIが出力側のオ
フセツト電流である。同様に回路ＥのＣ点におい
ても回路Ｄと同一条件で回路が構成されているた
め、ΔIなるオフセツト電流が生じる。このオフ
セツト電流ΔI分をトランジスタ３a′がカレントミ
ラー構成で入力電流としているため、トランジス
タ３a′の電流増幅率をβとするとバース電流、コ
レクタ３１の電流はそれぞれ I_B＝ΔI／１＋β I_c31＝Ｂ／１＋βΔI となる。コレクタ３１とコレクタ３２を同一に形
成するとコレクタ３２の電流I_c32はコレクタ３１
と等しくなる。回路Ｄと回路Ｅを第３図のように
接続した場合はＣ点における電流のアンバランス
は ΔI′＝ΔI−I_c32＝ΔI／１＋β となり、回路Ｄ単独で生じるアンバランスの１／
（１＋β）倍となり非常に小さくすることができ
る。これにより、発振開始時間を短縮することが
可能となる。

すなわち、発振動作を行なう回路Ｄの入力（Ｂ
点）の開放状態における出力（Ｃ点）のオフセツ
ト電流が低減されると言うことは、この入力開放
状態における出力（Ｃ点）の電位が電源電圧Vcc
と接地電圧のほぼ中間に設定されることを意味す
る。従つて、発振開始直後にこの中間値からハイ
レベル又はローレベルのいずれに対しても出力
（Ｃ点）の電圧を高速に変化させることが可能と
なり、発振開始時間の短縮が可能となる。

第４図は第１図の発振回路の変形タイプに本発
明を応用した場合の実施例である。この場合も第
３図と同様にオフセツト電流を１／（１＋β）に
することができ、発振開始時間を短縮することが
可能となる。

〔発明の効果〕

１ 集積回路中で第３図のように回路ＤとＥを近
接して作ることが可能であり、回路ＤとＥをほ
ぼ同一特性に形成することが可能。

２ 上記の回路ＤとＥは集積回路中で形成するこ
とにより温度特性もほぼ同一に設計できる。

３ オフセツト電流を１／（１＋β）倍に低減す
ることが可能となり、特に電流増幅率が低いよ
うな場合には有効となる。

【図面の簡単な説明】

第１図はI²L3個で構成できる発振回路の回路
図、第２図は第１図の発振回路のオフセツト電流
と発振時間の特性を示す図、第３図、第４図は本
発明の実施例の発振回路を示す図、第５図は第１
図の発振回路の発振動作を説明するための波形図
である。 １ａ，１a′，２ａ，２a′，３ａ，３a′…npnト
ランジスタ、１ｂ，１b′，２ｂ，２b′，３ｂ，３
b′…pnpトランジスタ、４…水晶振動子、Vcc…
電源、Vcc′…第２の電源。

Claims (1)

1. 【特許請求の範囲】 １ 第１の負荷をコレクタに備えた第１のトラン
   ジスタと、第２の負荷をコレクタに備えた第２の
   トランジスタとを有するとともに、該第１のトラ
   ンジスタのコレクタ出力を該第１のトランジスタ
   のベースに伝達する手段と、該第１のトランジス
   タの該コレクタ出力を該第２のトランジスタのベ
   ースに伝達する手段をそれぞれ備えてなる一方の
   回路と他方の回路とを具備し、 該一方の回路中において上記第２のトランジス
   タのコレクタと上記第１のトランジスタのベース
   との間に容量性素子を接続することにより上記第
   ２のトランジスタの出力を上記第１のトランジス
   タに帰還して、上記一方の回路を発振回路として
   動作せしめ、 上記他方の回路は第１のコレクタと第２のコレ
   クタとを有する第３のトランジスタをさらに有し
   てなり、 上記他方の回路中で上記第３のトランジスタの
   上記第１のコレクタとベースとを上記第２のトラ
   ンジスタのトランジスタの上記コレクタに接続
   し、 上記他方の回路の上記第３のトランジスタの上
   記第２のコレクタを上記一方の回路の上記第２の
   トランジスタの上記コレクタに接続してなること
   を特徴とする発振回路。