JPS63140495A - 書込み禁止回路 - Google Patents
書込み禁止回路Info
- Publication number
- JPS63140495A JPS63140495A JP61288194A JP28819486A JPS63140495A JP S63140495 A JPS63140495 A JP S63140495A JP 61288194 A JP61288194 A JP 61288194A JP 28819486 A JP28819486 A JP 28819486A JP S63140495 A JPS63140495 A JP S63140495A
- Authority
- JP
- Japan
- Prior art keywords
- write
- writing
- terminal
- write inhibition
- eeprom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005764 inhibitory process Effects 0.000 title abstract description 8
- 230000002401 inhibitory effect Effects 0.000 claims abstract 3
- 230000005856 abnormality Effects 0.000 abstract 1
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎亙豆１
本発明は書込み禁止回路に関し、特にＴＴＬ（１〜ラン
ジスタトランジスタ論理）レベルで書込み自由なＥ Ｅ
Ｐ ＲＯＭ （ｅｌｃｔｒｉｃａｌｌｙ ｅｒａｓａ
ｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ ）の書込み禁止回路に関する。
ジスタトランジスタ論理）レベルで書込み自由なＥ Ｅ
Ｐ ＲＯＭ （ｅｌｃｔｒｉｃａｌｌｙ ｅｒａｓａ
ｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ ）の書込み禁止回路に関する。
従来技術
従来、この種のＥＥＰＲＯＭの書込み禁止回路において
は、チップイネーブル（ＣＥ ） 端子を制御すること
によりＥＥＰＲＯ〜１への書込みを禁止していた。
は、チップイネーブル（ＣＥ ） 端子を制御すること
によりＥＥＰＲＯ〜１への書込みを禁止していた。
このような従来のＥＥＰＲＯＭの書込み禁止回路では、
チップイネーブル端子を制御してＥＥＰＲＯＭへの書込
み禁止を行っていたので、電源オン時に書込み禁止状態
とすることでＥＥＰＲＯＭへの１込みを禁止すると、同
時にＥＥＰＲＯＭの読出しも禁止されてしまい、ＥＥＦ
ＲＯＭの全内容を読出して行うサムチェックやパリティ
チェックなどのチェックを行うことができなくなってし
まうため、ＥＥＰＲＯＭの正常／異常を判断できなくな
ってしまうという欠点がある。
チップイネーブル端子を制御してＥＥＰＲＯＭへの書込
み禁止を行っていたので、電源オン時に書込み禁止状態
とすることでＥＥＰＲＯＭへの１込みを禁止すると、同
時にＥＥＰＲＯＭの読出しも禁止されてしまい、ＥＥＦ
ＲＯＭの全内容を読出して行うサムチェックやパリティ
チェックなどのチェックを行うことができなくなってし
まうため、ＥＥＰＲＯＭの正常／異常を判断できなくな
ってしまうという欠点がある。
また、チップイネーブル端子はローレベルｒイネーブル
となるのが一般的であり、電源オフ時にはチップイネー
ブル端子が必ずしもハイレベルに固定されるとは限らな
いので、Ｅ Ｅ Ｐ ＲＯＭへの書込みが行われる危険
があるという欠点がある。
となるのが一般的であり、電源オフ時にはチップイネー
ブル端子が必ずしもハイレベルに固定されるとは限らな
いので、Ｅ Ｅ Ｐ ＲＯＭへの書込みが行われる危険
があるという欠点がある。
一方、ライトイネーブル端子を制御することで書込み禁
止をなすことが考えられる。しかし、この方法では、電
源オン時にはライトイネーブル端子を制御することによ
ってＥＥＰＲＯＭの読出しを禁止することなく、ＥＥＰ
ＲＯＭへの書込みを禁止することができるが、ライトイ
ネーブル端子はデツプイネーブル端子と同様にローレベ
ルでイネーブルとなるのが一般的であり、電源オフ時に
は必ずしもハイレベルに固定されるとは限らないので、
ＥＥＰＲＯＭへの書込みが行われる危険があるという欠
点がある。
止をなすことが考えられる。しかし、この方法では、電
源オン時にはライトイネーブル端子を制御することによ
ってＥＥＰＲＯＭの読出しを禁止することなく、ＥＥＰ
ＲＯＭへの書込みを禁止することができるが、ライトイ
ネーブル端子はデツプイネーブル端子と同様にローレベ
ルでイネーブルとなるのが一般的であり、電源オフ時に
は必ずしもハイレベルに固定されるとは限らないので、
ＥＥＰＲＯＭへの書込みが行われる危険があるという欠
点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、電源オン時にＥＥＰＲＯＭへの書込みを
禁止しても、ＥＥＰＲＯＭから読出しを行ってＥＥＰＲ
ＯＭの正常／異常の判断を行うことができ、電源オフ時
にＥＥＰＲＯＭを書込み禁止状態とすることでＥＥＦＲ
ＯＭへの誤ったデータの書込みを防止することができる
書込み禁止回路の提供を目的とする。
されたもので、電源オン時にＥＥＰＲＯＭへの書込みを
禁止しても、ＥＥＰＲＯＭから読出しを行ってＥＥＰＲ
ＯＭの正常／異常の判断を行うことができ、電源オフ時
にＥＥＰＲＯＭを書込み禁止状態とすることでＥＥＦＲ
ＯＭへの誤ったデータの書込みを防止することができる
書込み禁止回路の提供を目的とする。
発明の構成
本発明による書込み禁止回路は、電気的にデータの書込
みと消去とが可能で、かつアウトプットイネーブル端子
に所定レベルの信号を印加することにより書込み禁止と
なるようなり一ドＡンリメモリの書込み禁止回路であっ
て、前記データの書込み時以外は前記アラ１ヘブツトイ
ネーブル帽子に前記所定レベルの信号を強制的に印加し
て書込み禁止とするようにしたことを特徴とする。
みと消去とが可能で、かつアウトプットイネーブル端子
に所定レベルの信号を印加することにより書込み禁止と
なるようなり一ドＡンリメモリの書込み禁止回路であっ
て、前記データの書込み時以外は前記アラ１ヘブツトイ
ネーブル帽子に前記所定レベルの信号を強制的に印加し
て書込み禁止とするようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
図において、マイクロプロセッサ１からのアドレスバス
４はＥＥＦＲＯＭ２のアドレス端子ＡＳに接続され、マ
イクロプロセッサ１からのデータバス５はＥＥＦＲＯＭ
２のデータ端子ＤＢに接続されている。また、マイクロ
プロセッサ１から出力されるライト信号６は、制御端子
がアース電位に固定されているバッファ９を介してＥＥ
ＦＲＯＭ２のライトイネーブル端子ＷＥに入力されてい
る。
４はＥＥＦＲＯＭ２のアドレス端子ＡＳに接続され、マ
イクロプロセッサ１からのデータバス５はＥＥＦＲＯＭ
２のデータ端子ＤＢに接続されている。また、マイクロ
プロセッサ１から出力されるライト信号６は、制御端子
がアース電位に固定されているバッファ９を介してＥＥ
ＦＲＯＭ２のライトイネーブル端子ＷＥに入力されてい
る。
ＥＥＦＲＯＭ２のチップイネーブル端子ＧＥには、マイ
クロプロセッサ１からアドレスバス４を介して出力され
るアドレス信号のうち上位のアドレス信号がデコーダ３
でデコードされて入力され、このデコードされたアドレ
ス信号によりＥＥＦＲＯＭ２をアクセスできるような構
成となっている。
クロプロセッサ１からアドレスバス４を介して出力され
るアドレス信号のうち上位のアドレス信号がデコーダ３
でデコードされて入力され、このデコードされたアドレ
ス信号によりＥＥＦＲＯＭ２をアクセスできるような構
成となっている。
マイクロプロセッサ１から出力されるリード信号７は、
３ステート出力のバッファ１０を介してＥＥＦＲＯＭ２
のアウトプットイネーブル端子心Ｅに入力される。バッ
ファ１０は刀込み禁止選択スイッチ８のＪ１込み端子ａ
からの信号により制御される。
３ステート出力のバッファ１０を介してＥＥＦＲＯＭ２
のアウトプットイネーブル端子心Ｅに入力される。バッ
ファ１０は刀込み禁止選択スイッチ８のＪ１込み端子ａ
からの信号により制御される。
害込み禁止選択スイッチ８の書込み端子ａと書込み禁止
端子すとは夫々プルアップＩＩ（抗１２，１３を介して
電源（＋５Ｖ）に接続されている。書込み禁止選択スイ
ッチ８において、古込み端子ａが選択されて書込み可能
となったときに、書込み端子ａがアース電位に固定され
、書込み禁止端子ｔ） ／′ｆｉ選択されてよ込み禁止
となったときに、書込み禁止端子すがアース電位に固定
される。
端子すとは夫々プルアップＩＩ（抗１２，１３を介して
電源（＋５Ｖ）に接続されている。書込み禁止選択スイ
ッチ８において、古込み端子ａが選択されて書込み可能
となったときに、書込み端子ａがアース電位に固定され
、書込み禁止端子ｔ） ／′ｆｉ選択されてよ込み禁止
となったときに、書込み禁止端子すがアース電位に固定
される。
書込み端子ａからの信号は、バッフｐ１０の出力を制御
するとともに、オーブンコレクタ出力のインバータ１１
を介してＥ Ｅ Ｐ ＲＯ’Ｍ ２のアウトプットイネ
ーブル端子σ王に入力される。また、書込み禁止端子す
からの信号はＥＥＦＲＯＭ２のアウトプットイネーブル
端子ＯＥに入力される。
するとともに、オーブンコレクタ出力のインバータ１１
を介してＥ Ｅ Ｐ ＲＯ’Ｍ ２のアウトプットイネ
ーブル端子σ王に入力される。また、書込み禁止端子す
からの信号はＥＥＦＲＯＭ２のアウトプットイネーブル
端子ＯＥに入力される。
この回路は電源オン時の書込み禁止状態には、アウトプ
ットイネーブル端子ＯＥがアース電位に固定され、Ｅ
Ｅ Ｆ ＲＯＭ ２は読出しが可能で、書込みが禁止の
状態に固定される。
ットイネーブル端子ＯＥがアース電位に固定され、Ｅ
Ｅ Ｆ ＲＯＭ ２は読出しが可能で、書込みが禁止の
状態に固定される。
また、書込み禁止選択スイッチ８の切替え時に書込み禁
止選択スイッチ８の接点が浮いている状態においても、
インバータ１１の出力がアース電位となるため、読出し
可能で書込み禁止の状態が保持される。
止選択スイッチ８の接点が浮いている状態においても、
インバータ１１の出力がアース電位となるため、読出し
可能で書込み禁止の状態が保持される。
書込み禁止選択スイッチ８が出込み可能状態になって、
バッファ１０がイネーブルとなり、アウトプットイネー
ブル端子ＯＥにリード信号７が入力されるため、ＥＥＰ
ＲＯ〜１２への書込みが可能となる。
バッファ１０がイネーブルとなり、アウトプットイネー
ブル端子ＯＥにリード信号７が入力されるため、ＥＥＰ
ＲＯ〜１２への書込みが可能となる。
さらに、書込み禁止選択スイッチ８を書込み禁止状態に
して電源をオフにすると、アウトプットイネーブル端子
ＯＥがアース電位のまま電源がオフになるので、電源オ
ンからオフへの変動時に書込まれることはない。
して電源をオフにすると、アウトプットイネーブル端子
ＯＥがアース電位のまま電源がオフになるので、電源オ
ンからオフへの変動時に書込まれることはない。
このように、書込み禁止選択スイッチ８で書込み禁止状
態を選択したときに、Ｅ Ｅ Ｐ ＲＯＭ ２のアウト
プットイネーブル端子ＯＥをアース電位に固定すること
により、電源オン時にはＥＥＦＲＯＭ２への書込みは禁
止されるが、読出しは可能とすることができ、ＥＥＦＲ
ＯＭ２への書込み禁止状態でもＥＥＦＲＯＭ２のデータ
を読出して行うサムチェックやパリティチェックなどの
チェックを行うことができ、ＥＥＦＲＯＭ２の正常／異
常の判断を行うことができる。また、電源をオフにした
ときにも、書込み禁止状態にしておけばＥＥＦＲＯＭ２
に誤ったデータが書込まれることはない。
態を選択したときに、Ｅ Ｅ Ｐ ＲＯＭ ２のアウト
プットイネーブル端子ＯＥをアース電位に固定すること
により、電源オン時にはＥＥＦＲＯＭ２への書込みは禁
止されるが、読出しは可能とすることができ、ＥＥＦＲ
ＯＭ２への書込み禁止状態でもＥＥＦＲＯＭ２のデータ
を読出して行うサムチェックやパリティチェックなどの
チェックを行うことができ、ＥＥＦＲＯＭ２の正常／異
常の判断を行うことができる。また、電源をオフにした
ときにも、書込み禁止状態にしておけばＥＥＦＲＯＭ２
に誤ったデータが書込まれることはない。
発明の詳細
な説明したように本発明によれば、アウトプットイネー
ブル端子をデータの書込み時以外は常にアース電位に固
定しておくようにすることによって、電源オン時にＥＥ
ＰＲＯＭへの肉込みを禁止しても、ＥＥＰＲＯＭから読
出しを行ってＥ［ＰＲＯＭの正常／異常の判断を行うこ
とができ、電源オフ時にＥ Ｅ Ｐ ＲＯＭを書込み禁
止状態とすることでＥＥＦＲＯＭへの誤ったデータの書
込みを防止することができるという効果がある。
ブル端子をデータの書込み時以外は常にアース電位に固
定しておくようにすることによって、電源オン時にＥＥ
ＰＲＯＭへの肉込みを禁止しても、ＥＥＰＲＯＭから読
出しを行ってＥ［ＰＲＯＭの正常／異常の判断を行うこ
とができ、電源オフ時にＥ Ｅ Ｐ ＲＯＭを書込み禁
止状態とすることでＥＥＦＲＯＭへの誤ったデータの書
込みを防止することができるという効果がある。
第１図は本発明の一実施例を示す回路図である。
主要部分の符号の説明
２・・・・・・ＥＥＰＲＯＭ
３・・・・・・デコーダ
７・・・・・・リード信号
８・・・・・・書込み禁止選択スイッチ９・・・・・・
バッファ １０・・・・・・インバータ Ｃ・・・・・・アウトプットイネーブル端子ａ・・・・
・・書込み端子 ｂ・・・・・・書込み禁止端子
バッファ １０・・・・・・インバータ Ｃ・・・・・・アウトプットイネーブル端子ａ・・・・
・・書込み端子 ｂ・・・・・・書込み禁止端子
Claims (1)
- 電気的にデータの書込みと消去とが可能で、かつアウ
トプットイネーブル端子に所定レベルの信号を印加する
ことにより書込み禁止となるようなリードオンリメモリ
の書込み禁止回路であって、前記データの書込み時以外
は前記アウトプットイネーブル端子に前記所定レベルの
信号を強制的に印加して書込み禁止とするようにしたこ
とを特徴とする書込み禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28819486A JPH0789440B2 (ja) | 1986-12-03 | 1986-12-03 | 書込み禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28819486A JPH0789440B2 (ja) | 1986-12-03 | 1986-12-03 | 書込み禁止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140495A true JPS63140495A (ja) | 1988-06-13 |
| JPH0789440B2 JPH0789440B2 (ja) | 1995-09-27 |
Family
ID=17727031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28819486A Expired - Lifetime JPH0789440B2 (ja) | 1986-12-03 | 1986-12-03 | 書込み禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789440B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007020751A (ja) * | 2005-07-14 | 2007-02-01 | Shinmaywa Engineerings Ltd | 可動ガラリおよびこれを備えた消火対象区画の消火システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512567A (en) * | 1978-07-14 | 1980-01-29 | Hitachi Ltd | Memory protection circuit |
-
1986
- 1986-12-03 JP JP28819486A patent/JPH0789440B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512567A (en) * | 1978-07-14 | 1980-01-29 | Hitachi Ltd | Memory protection circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007020751A (ja) * | 2005-07-14 | 2007-02-01 | Shinmaywa Engineerings Ltd | 可動ガラリおよびこれを備えた消火対象区画の消火システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789440B2 (ja) | 1995-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |