JPS6331093A - パ−ソナルコンピユ−タ - Google Patents
パ−ソナルコンピユ−タInfo
- Publication number
- JPS6331093A JPS6331093A JP17495486A JP17495486A JPS6331093A JP S6331093 A JPS6331093 A JP S6331093A JP 17495486 A JP17495486 A JP 17495486A JP 17495486 A JP17495486 A JP 17495486A JP S6331093 A JPS6331093 A JP S6331093A
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- JP
- Japan
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- rom
- cpu
- memory
- eeprom
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- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
この発明は、パーソナルコンピュータのプログラムメモ
リに関するものである。パーソナルコンピュータのプロ
グラムは不揮発性のメモリであるＲＯＭに格納される。
リに関するものである。パーソナルコンピュータのプロ
グラムは不揮発性のメモリであるＲＯＭに格納される。
磁気テープや磁気ディスクのような不揮発性の補助記憶
装置を備えたパーソナルコンピュータでは、プログラム
メモリの一部は補助記憶装置に格納されていて、初期化
の時点においてこの補助記憶装置から主記憶装置（ＲＡ
Ｍで構成され揮発性メモリである）にプログラムがロー
ドされる。このような場合でも、少くとも一部のプログ
ラム、たとえば初期化の時点で主記憶装置にプログラム
をロードするためのプログラム、はＲＯＭに格納してお
かねばならない。この発明はパーソナルコンピュータに
おいてＲＯＭに格納されるプログラムに関するものであ
る。
装置を備えたパーソナルコンピュータでは、プログラム
メモリの一部は補助記憶装置に格納されていて、初期化
の時点においてこの補助記憶装置から主記憶装置（ＲＡ
Ｍで構成され揮発性メモリである）にプログラムがロー
ドされる。このような場合でも、少くとも一部のプログ
ラム、たとえば初期化の時点で主記憶装置にプログラム
をロードするためのプログラム、はＲＯＭに格納してお
かねばならない。この発明はパーソナルコンピュータに
おいてＲＯＭに格納されるプログラムに関するものであ
る。
第２図は従来のパーソナルコンピュータの構成を示すブ
ロック図で、図においてｆｉｌはＲＯＭ （ＣＥはチッ
プイネーブル信号入力端子、ＯＥはアウトプットイネー
ブル信号入力端子）、＋２１はアウトプットイネーブル
信号（以下メモＩＪ ＩＪ−ド信号という）（３）はＲ
ＯＭ（１１を消去するＲＯＭイレイザ（ｅｒａｓｅｒ）
、（４）ハ消去した後のＲＯＭにデータを書込むＲＯＭ
ライタ、（５）はチップイネーブル信号（すなわち、そ
のチップのＲＯＭを選択す□るセレクト信号Ｌｔ６１は
ＣＰ Ｕ 、 ＋７１はアドレスバス、（８）はデータ
バス、（９）は主記憶装置（ＲＡＭから構成される〕で
ある。
ロック図で、図においてｆｉｌはＲＯＭ （ＣＥはチッ
プイネーブル信号入力端子、ＯＥはアウトプットイネー
ブル信号入力端子）、＋２１はアウトプットイネーブル
信号（以下メモＩＪ ＩＪ−ド信号という）（３）はＲ
ＯＭ（１１を消去するＲＯＭイレイザ（ｅｒａｓｅｒ）
、（４）ハ消去した後のＲＯＭにデータを書込むＲＯＭ
ライタ、（５）はチップイネーブル信号（すなわち、そ
のチップのＲＯＭを選択す□るセレクト信号Ｌｔ６１は
ＣＰ Ｕ 、 ＋７１はアドレスバス、（８）はデータ
バス、（９）は主記憶装置（ＲＡＭから構成される〕で
ある。
パーソナルコンピュータの一般的な動作はよく知られて
いるので、詳細な説明を省略するが、従来、パーソナル
コンピュータのプログラムメモリとして用いられている
ＲＯＭ＋１）はＣＰＵ （６）からは書き換えをしない
ことに定められており、したがってＥＰＲＯＭ （ｅｌ
ｅｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒ
ｅａｄ ｏｎｌｙｍｅｍｏｒｙ ） が用いられてい
た。このＥＰＲＯＭのデータを書き換えるときは、ＥＰ
ＲＯＭのタイプに応じて、紫外線、Ｘ線などを用いて、
書き込まれているデータを消去した後に眠気的に書き込
みを行わねばならなかった。
いるので、詳細な説明を省略するが、従来、パーソナル
コンピュータのプログラムメモリとして用いられている
ＲＯＭ＋１）はＣＰＵ （６）からは書き換えをしない
ことに定められており、したがってＥＰＲＯＭ （ｅｌ
ｅｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒ
ｅａｄ ｏｎｌｙｍｅｍｏｒｙ ） が用いられてい
た。このＥＰＲＯＭのデータを書き換えるときは、ＥＰ
ＲＯＭのタイプに応じて、紫外線、Ｘ線などを用いて、
書き込まれているデータを消去した後に眠気的に書き込
みを行わねばならなかった。
すなわち、パーソナルコンピュータから１−１０１ＱＩ
（１）を取り出し、ＲＯＭイレイザ（３）にセットし
、たとえば紫外線を約加〜（資）分間照射してＲＯＭＩ
ＩＩに書込まれているデータを消去した上、題ライタ（
４）によって新規プログラムを書き込み、再度パーソナ
ルコンピュータ内のプリント基板上に装着した。
（１）を取り出し、ＲＯＭイレイザ（３）にセットし
、たとえば紫外線を約加〜（資）分間照射してＲＯＭＩ
ＩＩに書込まれているデータを消去した上、題ライタ（
４）によって新規プログラムを書き込み、再度パーソナ
ルコンピュータ内のプリント基板上に装着した。
従来のパーソナルコンピュータは、以上のように構成さ
れていて、ＣＰＵからＲＯＭの内容を書き換えることが
できないので、題に格納されたプログラムを変更するた
めの作業が面倒で時間がかかるという問題があった。
れていて、ＣＰＵからＲＯＭの内容を書き換えることが
できないので、題に格納されたプログラムを変更するた
めの作業が面倒で時間がかかるという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＣＰＵからＲｆｆｉの内容を書き換えること
が容易なパーソナルコンピュータを得ることを目的とし
ている。
たもので、ＣＰＵからＲｆｆｉの内容を書き換えること
が容易なパーソナルコンピュータを得ることを目的とし
ている。
この発明ではＲＯＭとしてＥＥＰＲＯＭを使用し、かつ
、このＥＥＰＲＯＭに書込むためのＲＯＭライタをＣＰ
Ｕに内置した。
、このＥＥＰＲＯＭに書込むためのＲＯＭライタをＣＰ
Ｕに内置した。
ＥＥＰＲＯＭは誠への書き込みに用いる電圧よりも高い
電圧を用い、かつそのソース、ドレイン、制御ゲート等
を所定の接続にしてＣＰＵにそなえたＲＯＭライタから
ＲＡＭの書き込みよりは充分に長い間電圧を印加すれば
容易に書き換えを行うことができる。
電圧を用い、かつそのソース、ドレイン、制御ゲート等
を所定の接続にしてＣＰＵにそなえたＲＯＭライタから
ＲＡＭの書き込みよりは充分に長い間電圧を印加すれば
容易に書き換えを行うことができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分を示し、（１０〕はＥ
ＥＰＲＯＭ （ＷＥはライトイネーブル信号入力端子）
、（１１）はＲＯＭ （１０）にデータを書き込ませる
コマンド信号（以下メモリライト信号という）、（１２
）はデコーダ、（１３）はタイマ、（１４）はＣＰＵを
ウェイト状にするための制御信号（以下レディ 信号と
いう）、（１５）はスイッチ、（１６）（１７）はゲー
ト回路、（６０）はＲＯＭライタを有するＣＰＵ、（７
０）はアドレスバス（７）と同一のアドレスを並列に出
力するアドレスバスであるが、アドレスバス（７０）上
のアドレスはそれがＲＯＭ （１０）のアドレス範囲内
にあるか否かだ（すを区別すれば足りるので、アドレス
バス（７］上のアドレスの上位ビットだけを伝送すれば
よい、（８０）はデータバス（８）に相当するデータバ
スであるが信号の双方向伝送が可能である。 、 ＥＥＰＲＯＭ を誉き戻えるときは、調を書き換えると
きよりも高゛眠圧を加え、この高電圧Ｃ二接続する時間
を約１０ ｍ８ （ミ’）秒）の間保っていなければな
らぬので、ＣＰＵ（６０）にはこのような動作をする回
路が付加されており、この部分を仮に題テイタと言う。
図と同一符号は同−又は相当部分を示し、（１０〕はＥ
ＥＰＲＯＭ （ＷＥはライトイネーブル信号入力端子）
、（１１）はＲＯＭ （１０）にデータを書き込ませる
コマンド信号（以下メモリライト信号という）、（１２
）はデコーダ、（１３）はタイマ、（１４）はＣＰＵを
ウェイト状にするための制御信号（以下レディ 信号と
いう）、（１５）はスイッチ、（１６）（１７）はゲー
ト回路、（６０）はＲＯＭライタを有するＣＰＵ、（７
０）はアドレスバス（７）と同一のアドレスを並列に出
力するアドレスバスであるが、アドレスバス（７０）上
のアドレスはそれがＲＯＭ （１０）のアドレス範囲内
にあるか否かだ（すを区別すれば足りるので、アドレス
バス（７］上のアドレスの上位ビットだけを伝送すれば
よい、（８０）はデータバス（８）に相当するデータバ
スであるが信号の双方向伝送が可能である。 、 ＥＥＰＲＯＭ を誉き戻えるときは、調を書き換えると
きよりも高゛眠圧を加え、この高電圧Ｃ二接続する時間
を約１０ ｍ８ （ミ’）秒）の間保っていなければな
らぬので、ＣＰＵ（６０）にはこのような動作をする回
路が付加されており、この部分を仮に題テイタと言う。
このＲＯＭライタは、ＲＯＭ （１０）の書き換えのと
き当該データのメモリ素子の各電極に必要な電圧を加え
るために、アドレスバス（７）とデータバス（８０）の
相当する線をＣＰＵ （６０）内で必要な電圧値の電源
に接続しく図示せず）また、アドレスバス（７０） 、
デコーダ（１２） 、タイマ（１３）の回路によってこ
の電圧印加時間を１０ｍ５程度に保っている。すなわち
、（７０）と（工１）〜（１７）の部分はＲＯＩＶＩラ
イタの部である。
き当該データのメモリ素子の各電極に必要な電圧を加え
るために、アドレスバス（７）とデータバス（８０）の
相当する線をＣＰＵ （６０）内で必要な電圧値の電源
に接続しく図示せず）また、アドレスバス（７０） 、
デコーダ（１２） 、タイマ（１３）の回路によってこ
の電圧印加時間を１０ｍ５程度に保っている。すなわち
、（７０）と（工１）〜（１７）の部分はＲＯＩＶＩラ
イタの部である。
次：二第１図に示す回路の動作について説明する。
ＲＯＭ （１０）の読み出しは第２図に示す回路と同様
に動作する。
に動作する。
ＲＤＭ （１０）の内容を書き換える場合、スイッチ（
１５）を論理「Ｈ」の電圧に接続する。ＣＰＵ （６０
）からメモリライト信号（１１）が発せられるとゲー）
（１６）からライトイネーブル信号がＲＯＭ （１０
）に入力されＲＯｆＶ’ｌは書き換え可能の接続となる
。逆にスイッチ（１５）を論理「Ｌ」の電圧に接続して
おけば誤ってメモリライト信号（１１）が出力されても
ＲＯＭ （１０）への書き込みは禁止される。ＣＰＵ（
６０）がメモリライト信号（１１）を発するとき書き込
むべきアドレスを示すアドレスバス（７）と書き込むべ
きデータを示すデータバス（８０）とにはＲＯＭ （１
０）読み出しの場合よりも高い電圧が供給される。アド
レスバス（７０）上のアドレスがＲＯＭ（１０）のアド
レス範囲を示しているときはデコーダ（１２）は論理ｒ
Ｈ」の信号を出しており、そのときメモリライト信号（
１１）が出力されると、ゲー ト（１７）の出力がタイ
マ（１３）をセットしレディ信号（１４）を出力する。
１５）を論理「Ｈ」の電圧に接続する。ＣＰＵ （６０
）からメモリライト信号（１１）が発せられるとゲー）
（１６）からライトイネーブル信号がＲＯＭ （１０
）に入力されＲＯｆＶ’ｌは書き換え可能の接続となる
。逆にスイッチ（１５）を論理「Ｌ」の電圧に接続して
おけば誤ってメモリライト信号（１１）が出力されても
ＲＯＭ （１０）への書き込みは禁止される。ＣＰＵ（
６０）がメモリライト信号（１１）を発するとき書き込
むべきアドレスを示すアドレスバス（７）と書き込むべ
きデータを示すデータバス（８０）とにはＲＯＭ （１
０）読み出しの場合よりも高い電圧が供給される。アド
レスバス（７０）上のアドレスがＲＯＭ（１０）のアド
レス範囲を示しているときはデコーダ（１２）は論理ｒ
Ｈ」の信号を出しており、そのときメモリライト信号（
１１）が出力されると、ゲー ト（１７）の出力がタイ
マ（１３）をセットしレディ信号（１４）を出力する。
その時点からタイマ（１３）の設定時間（１０ｍｓに設
定しておくとする）が経過するとレディ信号（１４〕が
消滅する。このレディ信号（１４）の間ＣＰ［Ｊ （６
０）は同一状態を継続しているので、ＲＯＭ（１０）中
のアドレスバス（７）とデータバス（８０）で選択され
たメモリ素子にはレディ信号（１４）の継続時間中比較
的高い磁圧が加えられて書き換えが行われる。レディ信
号（１４）の消滅を検知したＣＰＵ （６０）はアドレ
スバス（７）とデータバス（８０）に次に書込むべきア
ドレスとデータを乗せた後メモリライト信号（１１）を
出力する。
定しておくとする）が経過するとレディ信号（１４〕が
消滅する。このレディ信号（１４）の間ＣＰ［Ｊ （６
０）は同一状態を継続しているので、ＲＯＭ（１０）中
のアドレスバス（７）とデータバス（８０）で選択され
たメモリ素子にはレディ信号（１４）の継続時間中比較
的高い磁圧が加えられて書き換えが行われる。レディ信
号（１４）の消滅を検知したＣＰＵ （６０）はアドレ
スバス（７）とデータバス（８０）に次に書込むべきア
ドレスとデータを乗せた後メモリライト信号（１１）を
出力する。
なおＲＯＭライタの一部分であるデコーダ（１２）、タ
イマ（１３）等の回路はＣＰＵ （６０）内でプログラ
ム制御により構成することができる。このような種々の
構成例をも含めてＲＯＭライタという。
イマ（１３）等の回路はＣＰＵ （６０）内でプログラ
ム制御により構成することができる。このような種々の
構成例をも含めてＲＯＭライタという。
このＲＯＭライタにより、ＲＯＭ （１０）以外のＥＥ
ＰＲＯＭ （たとえばその電子計算機の中でキャラクタ
ジェネレータとして使用されているＥＥＰＲＯＭ ）
の書き換えを実行することもできる。
ＰＲＯＭ （たとえばその電子計算機の中でキャラクタ
ジェネレータとして使用されているＥＥＰＲＯＭ ）
の書き換えを実行することもできる。
以上のようにこの発明によれば、ＣＰＵからＲＱ１＋４
に格納されているプログラムメモリを書き換えることを
可能にしたので、パーソナルコンピュータの利用の融通
性が向上する。
に格納されているプログラムメモリを書き換えることを
可能にしたので、パーソナルコンピュータの利用の融通
性が向上する。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のパーソナルコンピュータの構成を示すブロック
図。 （１０）はＥＥＰＲＯＭで構成されたプログラムメモリ
、（６０）はＲＯＭライタが付属されたＣＰＵ。 尚、各図中同一符号は同−又は相当部分を示す。
は従来のパーソナルコンピュータの構成を示すブロック
図。 （１０）はＥＥＰＲＯＭで構成されたプログラムメモリ
、（６０）はＲＯＭライタが付属されたＣＰＵ。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 電気的に書き換えのできる読み出し専用メモリである
ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂ
ｌｅｐｒｏｇｒａｍｍａｂｌｅｒｅａｄｏｎｌｙｍｅｍ
ｏｒｙ）によって構成されたプログラムメモリと、上記
ＥＥＰＲＯＭにデータを書き込むためのＲＯＭライタが
付属されたＣＰＵとを備えたパーソナルコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17495486A JPS6331093A (ja) | 1986-07-25 | 1986-07-25 | パ−ソナルコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17495486A JPS6331093A (ja) | 1986-07-25 | 1986-07-25 | パ−ソナルコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331093A true JPS6331093A (ja) | 1988-02-09 |
Family
ID=15987641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17495486A Pending JPS6331093A (ja) | 1986-07-25 | 1986-07-25 | パ−ソナルコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331093A (ja) |
-
1986
- 1986-07-25 JP JP17495486A patent/JPS6331093A/ja active Pending
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