JPS6313198A - 半導体メモリのテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は半導体メモリのテスト回路に関するもので、と
くに半導体チップの外部にリフレッシュ制御用端子をも
たない完全自動リフレッシュ機能を内蔵した半導体メモ
リのリフレッシュにおけるメモリアドレスカウンタチェ
ク用のテスト回路に係わるものである。

〔従来の技術ｌ 半導体メモリのうちでも特にダイナミック型メモリにお
いては、データ記憶用のメモリセルアレイを形成するメ
モリセルの各々は、典型的には、大容量化が可能な１ト
ランジスタ１キャパシタ回路により構成されている。こ
のようなグイナミック型メモリセルの各々に格納された
データは、当該セルのキャパシタに蓄積された電荷の蓄
積量の多寡により、それが論理Ｏであるかまたは論理１
であるかが判別される。すなわち、たとえば電荷蓄積量
の多い状態、すなわち熱的に平衡した状態はこれを論理
Ｏ状態と判定し、電荷蓄積量の少ない状態、すなわち熱
的に非平衡の状態はこれを論理ｌ状態と判定する。この
場合、論理ｌを記憶しているメモリセル、すなわち熱的
に非平衡状態のメモリセルは、これが熱的非平衡状態と
されてから数１０３９秒ないし数秒後に熱的に平衡しよ
うとする。すなわち論理１状態から論理Ｏ状態に遷移し
ようとする。このような論理状態の遷移が実際に生じた
だ場合には、当該メモリセルに書き込まれたデータが失
われてしまうこととなるため、そうした遷移の起こるの
に先立って、当初の熱的非平衡状態に確実に復旧させる
ことが必要である。このため、上述のようなダイナミッ
ク型メモリにおいては、一定の周期、たとえば２ないし
４秒の周期をもって、セル各メモリセルのデータの再書
込みを行なうようにしており、このような動作を一般に
リフレッシュ動作と称している０周知のように、こうし
たリフレッシュ動作を必要とすることが、ダイナミック
型メモリを使いにくいものとしている最大の原因であり
、これがダイナミック型メモリの最大の欠点となってい
る。

こうしたダイナミック型メモリの欠点を解消するための
方法として、メモリセルアレイを搭載したチップ上にタ
イマやリフレッシュアドレスカウンタ等を追加形成して
、一定の周期をもってリフレッシュパルスを生成させ、
これにより完全自動リフレッシュ動作を行なわせるよう
にする方式が提案されている。

【発明が解決しようとする問題点］ 半導体チップの外部にリフレッシュ制御用端子をもたな
い完全自動リフレッシュ機能を内蔵した半導体メモリに
おいては、電源が投入されると自動的にメモリ内部のタ
イマが動作を開始して。

以後、リフレッシュ動作が繰り返し行なわれる。

このため、リフレッシュアドレスカウンタが正常に動作
しているかどうかをチェックすることがきわめて困難と
なるという、新たな問題が生ずることとなる。このよう
な問題を回避ないし軽減するためには、リフレッシュ用
の端子をオンチップ端子としてとくに設けて、このリフ
レッシュ用端子を介して前記内部タイマを制御するよう
にすることが少なくとも必要となる。

［問題点を解決しようとするための手段］このような問
題を解消すべく、本発明による半導体メモリのテスト回
路は、ダイナミック型メモリセルアレイと、少なくとも
１組のデータレジスタと、外部にリフレッシュ制御用端
子をもたない自動リフレッシュ手段とを内蔵するととも
に。

前記データレジスタと前記メモリセルアレイとの間のデ
ータ転送動作とリフレッシュ動作の実行についてその優
先順位を決定する裁定手段とをそなえた半導体メモリに
おけるリフレッシュアドレスカウンタの動作をチェック
するにあたって、テスト用制御端子を有し、該端子から
テスト実行信号が出力されてないときにはトランスペア
レントな状態となって前記メモリを通常動作モードに保
持し、前記テスト実行信号が出力されているときには前
記データ転送動作に関係する信号に応答して前記リフレ
ッシュアドレスカウンタの機能チェックを行なうように
したことを特徴とするものである。

さらに本発明による半導体メモリのテスト回路はｔ　ａ
）シリアルに供給されたデータを受けてパラレルに出力
する入力データレジスタと、　ｂ）ダイナミック型メモ
リセルアレイと＋　Ｃ）前記入力データレジスタを介し
て転送されたデータ信号がこのメモリセルアレイに書き
込まれるワード線を表わすアドレス信号を記憶するため
の書込みアドレスカウンタと、　ｄ）前記メモリセルア
レイの通常動作サイクル時に前記入力データレジスタか
ら出力されたデータ信号を、前記書込みアドレスカウン
タから出力されたアドレス信号にもとづいて選択された
該メモリセルアレイのワード線上に位置するメモリセル
に転送するための第１のデータ書込み手段と、ｅ）前記
メモリセルアレイからデータを読み出すメモリセルの位
置するワード線を表わすアドレス信号を記憶するための
読出しアドレスカウンタと、　ｆ）前記メモリセルアレ
イの通常動作サイクル時に前記読出しアドレスカウンタ
から出力されたアドレス信号にもとづいて選択された該
メモリセルアレイのワード線上に位置するメモリセルか
らパラレルにデータを読み出してシリアルに出力するた
めのデータ読出し手段と、　ｇ）前記メモリセルアレイ
においてリフレッシュすべきメモリセルの位置するワー
ド線を表わすアドレス信号上記憶するためのリフレッシ
ュアドレスカウンタと。

ｈ）前記リフレッシュアドレスカウンタから出方された
アドレス信号にもとづいて選択された前記メモリセルア
レイのワード線上に位置するメモリセルアレイるリフレ
ッシュを行なうためのセルリフレッシュ手段と＋　＋）
前記メモリセルアレイのリフレッシュ動作サイクル時に
前記リフレッシュアドレスカウンタから出力されたアド
レス信号にもとづいて選択された該メモリセルアレイの
ワード線上に位置するメモリセルのうち少なくとも１個
のメモリセルに前記入力データレジスタから出力された
データ信号を転送するための第２のデータ書込み手段と
からなることを特徴とするものである。

【作用ｌ このように構成した本発明によるリフレッシュアドレス
カウンタテスト回路は１通常動作モードとリフレッシュ
テストモードとを有し、非テスト時には通常動作モード
で動作して、該テスト回路がいわゆるトランスペアレン
トな状態となり、あたかも当該回路が存在しないかのご
とくにはたらく、これに対してテスト時にはリフレッシ
ュテストモードで動作することにより、データレジスタ
とメモリセルアレイとの間のデータ転送要求信号に応答
して、該メモリセルアレイ中の特定のセルに対するデー
タ書込みまたは読出し動作を行なう、このようなデータ
書込みまたは読出し勤作は、典型的に喰データ書込み要
求信号と同期して、かつリフレッシュアドレスカウンタ
により選択されたメモリセルアレイのワード線上のセル
に対して行なう、かくて、チップ外部にリフレッシュ制
御用端子をもたない、完全自動リフレッシュ機能を内蔵
したメモリにおけるリフレッシュアドレスカウンタの動
作を、容易にチェックすることが可能となるのである。

［実施例１ 以下１図面を参照して本発明の詳細な説明する。第１図
は本発明によるテスト回路を内蔵したデュアルポート型
、とくに先に格納したデータから先に読み出す、いわゆ
る先入れ先出しくＦＩＦＯ）構成としたダイナミックメ
モリの一例を示すものである。このデュアルポート型ダ
イナミックメモリは９図示のようにｍ行ｎ列のマトリッ
クス状に配列したｍＸｎ個のメモリセルからなるメモリ
セルアレイｌと、このメモリセルアレイ１にデータを書
き込むためのデータ書込み制御部２と、メモリセルアレ
イ１からデータを読み出すだめのデータ読出し制御部３
と、これらデータ書込みおよび読出し制御部２．３の動
作およびメモリセルアレイｌに対するアドレス動作を制
御するメモリ制御部４とからなる。メモリセルアレイ１
を構成する記憶素子としてのメモリセルの各々は。

前述のように、典型的には１個のトランジスタと１個の
キャパシタからなる記憶回路により構成されている。

上記データ書込み制御部２は入力クロック発生回路５と
、データ入力制御回路６と、ｎビット入力データレジス
タ７と、入力データ転送ゲート８とからなっている。入
力クロック発生回路５は書込み要求信号Ｗを受は取る制
御端子を有し、その出力はデータ入力制御回路６および
ｎビット入力データレジス；Ｉ７．さらには前記メモリ
制御部４に接続されている。データ入力制御回路６は。

入力クロック発生回路５からのクロック信号を受は取る
制御端子と、メモリセルアレイ１に書き込むべきデータ
を表わす入力データ信号ＤｒＮを受は取る入力端子と、
この入力データ信号ＤｒＮを入力データレジスタ７にシ
リアルに転送する出力端子を有する。この入力データレ
ジスタ７は、上記データ入力制御回路６と同じく、入力
クロック発生回路５からのクロック信号を受は取る制御
端子を有するとともに、入力制御回路６から受は取った
入力データ信号ＤｒＮを入力データ転送ゲート８を介し
てパラレルにメモリセルアレイ１に転送するｎビットの
並列出力端子を有する。なおこの入力データ転送ゲート
８は、入力データレジスタ６の出力端子に接続されたｎ
ビットの並列入力端子と、メモリセルアレイ１のデータ
線（ビット線）に接続されたｎビットの並列出力端子の
ほかに。

後述するように前記メモリ制御部４から供給される第１
のイネーブル信号Ｅ１に応答する制御端子を有する。

他方、メモリセルアレイｌからデータを読み出すための
データ読出し制御部３は、前記データ書込み制御部２と
はデータの流れが逆になっており、出力データ転送ゲー
ト９と、ｎビットの出力データレジスタｌＯと、データ
出力制御回路１１と。

出力クロック発生回路１２とからなっている。出力デー
タ転送ゲート９は、メモリセルアレイ１のデータ線に接
続されたｎビットの並列入力端子と。

出力データレジスタ１０の入力端子に接続されたｎビッ
トの並列出力端子のほかに、後述するように前記メモリ
制御部４から供給される第２のイネーブル信号Ｅ２に応
答する制御端子を有する。また出力データレジスタｌＯ
は、出力クロック発生回路１２からのクロック信号を受
は取る制御端子と９メモリセルアレイ１から読み出され
たデータを出力データ転送ゲート９を介して受は取るｎ
ビットの並列入力端子と、この読出しデータを出力制御
回路１１にシリアルに供給する出力端子を有する。さら
にデータ出力制御回路１１は、上記出力データレジスタ
ｌＯと同じく、出力クロック発生回路１２からのクロッ
ク信号を受は取る制御端子と、出力データレジスタｌＯ
からシリアルに出力されたデータ信号を受は取る入力端
子と、このデータ信号を当該メモリの読出し出力信号Ｄ
ａＨとして出力する出力端子を有する。また、出力クロ
ック発生回路１２は読出し要求信号πを受は取る制御端
子を有し、その出力は上述のようにｎビット出力データ
レジスタ１０およびデータ出力制御回路１１に接続され
ているとともに、前記メモリ制御部４にも接続されてい
る。

他方、前記メモリ制御部４は、入力データ転送要求信号
発生回路１３と、出力データ転送要求信号発生回路１４
と、リフレッシュ要求信号発生回路１５とをまず宥する
。入力データ転送要求信号発生回路１３は、前記入力ク
ロック発生回路５からのクロックパルスによる制御のも
とに、入力データ転送要求信号を生成するためのもので
あり、この入力データ転送要求信号は、前記入力データ
レジスタ７に全ビットが入力して該レジスタが飽和状態
となった時点で発せられる。他方、出力データ転送要求
信号発生回路１４は、前記出力クローノク発生回路１２
からのクロックパルスによる制御のもとに、出力データ
転送要求信号を生成するものであり、この出力データ転
送要求信号は、前記出力データレジスタｌＯから全ビッ
トが出力されて該レジスタが空になった時点で発せられ
る。また、リフレッシュ要求信号発生回路１５はリフレ
ッシュ要求信号を生成するものであり、このリフレッシ
ュ要求信号は所定の周期をもったパルス列として出力さ
れる。

メモリ制御部４はさらにオンチップとしたメモリコント
ローラ１６と、書込み、読出し、リフレッシュアドレス
カウンタ１７．１８．１９と、マルチプレクサ／アドレ
スバッファ２０と９行デコーダ２１とを有する。メモリ
コントローラ１６は上記入力および出力データ転送要求
信号発生回路１３．１４ならびにリフレッシュ要求信号
発生回路１５に接続された入力端子を有し、これら信号
発生回路から出力された入、出力データ転送要求′信号
およびリフレッシュ要求信号を受は取って、所定のスケ
ジュールにもとづいてその優先順位を決定して、各種の
イネーブル信号を出力する。これらのイネーブル信号は
、前記第１および第２のイネーブル信号Ｅ　ｌ　＋　Ｅ
　２にくわえて、上記マルチプレクサ／アドレスバッフ
ァ２０および行デコーダ２１にそれぞれ印加される第３
および第４のイネーブル信号Ｅ　３　＋　Ｅ　４と、上
記書込み、読出し、リフレッシュアドレスカウンタ１７
．１８．１９にそれぞれ印加される第１．第２および第
３のアドレス制御信号ＣＩ、、ＣＩ２　、ＣＩ３を含む
ものである。マルチプレクサ／アドレスバッファ２０は
書込み、読出し、リフレッシュアドレスカウンタ１７．
１８．１９にそれぞれ接続された入力端子を有し、上記
のようにメモリコントローラ１Ｂから出力された第３の
イネーブル信号Ｅ３によりイネーブルとされて、該アド
レスカウンタ１７．１８．１９から排他的に出力される
アドレス信号を行デコーダ２１に転送するものである。

この行デコーダ２１は、前記メモリセルアレイの個々の
ワード線に接続されたｍビットの並列出力端子を有し、
メモリコントローラ１Ｂから出力された第４のイネーブ
ル信号Ｅ４によりイネーブルとされて、マルチプレクサ
／アドレスバッファ２０から転送されたアドレス信号を
デコードして、メモリセルアレイ１の特定のワード線上
のメモリセルを選択するものである。

つぎに、上記構成になるメモリの書込み、読出しおよび
リフレッシュサイクルにおける動作の概略について説明
する。

書」Ｌ九ｊ！ＬＬ」ど データ書込みサイクルは、前記入力クロック発生回路５
の制御端子に書込み要求信号Ｗが入力して、データ書込
み制御部２がイネーブルとされることにより開始される
。すなわち、まず入力クロック発生回路５がこの書込み
要求信号Ｗを受けて入力用のクロックパルスを生成し、
このクロックパルスを前記データ入力制御回路６および
入力データレジスタ７の各々に供給するとともに、前記
メモリ制御部４の入力データ転送要求信号発生回路１３
にも供給する。この入力クロック発生回路５からのクロ
ックパルスに応答して、すなわち上記書込み要求信号Ｗ
と同期して、データ入力制御回路６の入力端子に供給さ
れた入力データ信号ＤｒＰ＋が、該回路６を介して入力
データレジスタ７にシリアルに供給されてこのレジスタ
７内に順次ロードされ、一時的に記憶されることとなる
。

他方、前記メモリ制御部４の入力データ転送要求信号発
生回路１３は、前記書込み要求信号Ｗと同期して入力ク
ロック発生回路５からのクロックパルスの計数を開始す
る。かくて、入力データレジスタ７が飽和状態となった
時点で、該入力データ転送要求信号発生回路１３が書込
み入力データ転送要求信号を生成して、これを前記メモ
リコントローラ１Ｂに入力する。該メモリ制御部４のメ
モリコントローラ１Ｂは、前記所定のスケジュールにも
とづいて当該データ転送要求の優先順位を判断して、前
記第１のイネーブル信号Ｅ１を入力データ転送ゲート８
に出力する。これにより、上述のように入力データレジ
スタ７に一時記憶されていた入力データが、入力データ
転送ゲート８を介してメモリセルアレイ１に転送される
。

メモリ制御部４のメモリコントローラ１６はさらに、前
記入力データ転送要求信号発生回路１３からの書込み入
力データ転送要求信号に応答して。

前記第３および第４のイネーブル信号Ｅ　３　＊　Ｅ　
４を前記マルチプレクサ／アドレスバッファ２０および
行デコーダにそれぞれ出力してこれをイネーブルとする
とともに、前記書込みアドレスカウンタ１７に前記第１
のアドレス制御信号Ｃ１，を印加してこれを活性化する
。かくて当該書込みサイクルにおけるメモリアドレス信
号が、書込みアドレスカウンタ１７からマルチプレクサ
／アドレスバッファ２０を介して行デコーダ２１に転送
され、この行デコーダ２１によりデコードされて、メモ
リセルアレイ１におけるｍ本のワード線のうち特定のも
のを選択する。これにより、前述のように入力データ転
送ゲート８を経由してメモリセルアレイ１に転　送され
た入力データが１行デコーダ２１を介して書込みアドレ
スカウンタ１７により指定されたワード線上のメモリセ
ルに書き込まれることとなる。

なお、上記書込みアドレスカウンタ１７の先頭アドレス
は、メモリセルアレイのＯ番目のワード線を表わすアド
レスに設定されており、したがって、先に入力され書き
込まれたデータから先に読み出される。いわゆる先入れ
先出し動作が行なわれることとなる。また、入力データ
が上記入力データ転送ゲート８を通過するごとに、メモ
リ制御部４のメモリコントローラ１６が前記第１のアド
レス制御信号ｅ工ｔを出力して、書込みアドレスカウン
タ１７を、１アドレス分ずつインクリメント（歩道）さ
せる。

ｌ側旦ユニｌ廣 出力データの読出しサイクルは、前記出力クロック発生
回路１２の制御端子に読出し要求信号πが入力して、デ
ータ読出し制御部３がイネーブルとされることにより開
始される。すなわち、まず出力クロック発生回路１２が
この読出し要求信号πを受けて出力用のクロックパルス
を生成し、このクロックパルスを前記出力データレジス
桓１０およびデータ出力制御回路１１の各々に供給する
とともに、前記メモリ制御部４の出力データ転送要求信
号発生回路１４にも供給する。この出力データ転送要求
信号発生回路１４は、出力データレジスタ１０に格納さ
れていた前読出しサイクルの読出しデータがすべて放出
されて該レジスタ１０が空となった時点で、読出し出力
データ転送要求信号を生成し。

このデータ転送要求信号をメモリ制御部４のメモリコン
トローラ１Ｂに出力する。該メモリコントローラ１Ｂは
前記所定のスケジュールにもとづいて当該データ転送要
求の優先順位を判断した上で、前記第３および第４のイ
ネーブル信号Ｅ　３　＋　Ｅ　４を前記マルチプレクサ
／アドレスバッファ２０および行デコーダにそれぞれ出
力して、これをイネーブルとする。メモリコントローラ
１６はさらに、前記第２のアドレス制御信号ＣＩ２を前
記読出しアドレスカウンタ１８に印加してこれを活性化
する。これにより、当該読出しサイクルにおけるメモリ
アドレス信号が、読出しアドレスカウンタ１８からマル
チプレクサ／アドレスバッファ２０を弁口て行デコーダ
２１に転送され、この行デコーダ２１によりデ°コード
されて、メモリセルアレイ１におけるｍ木のワード線の
うち特定のものが選択され、当該ワード線上のメモリセ
ルからデータの読出しが行なわれることとなる。

メモリコントローラ１８は、出力データ転送要求信号発
生回路１４からの読出し出力データ転送要求信号に応答
して、前記第３および第４のイネーブル信号Ｅ　３　ｒ
　Ｅ　４および前記第２のアドレス制御信号ＣＩ２にく
わえて、前記第２のイネーブル信号Ｅ２を出力する。こ
の第２のイネーブル信号Ｅ２は前記出力データ転送ゲー
ト９に供給され。

これにより該ゲート９が活性化される。かくて。

上述のようにメモリセルアレイ１から読み出されたデー
タが、出力データ転送ゲート９を経由してパラレルに出
力データレジスタ１０に転送され、このレジスタｌＯ内
に一括してロードされて一時的に記憶されることとなる
。

前記出力クロック発生回路１２からの出力用クロックパ
ルスは、前記出力データレジスタｌＯおよびデータ出力
制御回路１１にも供給される。このクロックパルスに応
答して、上述のように出力データレジスタｌＯに一時記
憶されていたデータがシリアルに出力制御回路１１に放
出され、この出力制御回路１１の出力端子から読出しデ
ータ信号Ｄｌｌｌｌｒとして、当該メモリから出力され
ることとなる。

なお、上記読出しアドレスカウンタ１８の先頭アドレス
もまた。メモリセルアレイ１のＯ番目のワード線を表わ
すアドレスに設定されており、上記出力データ転送ゲー
ト９を出力データが通過するごとに、メモリ制御部４の
メモリコントローラ１Ｂが前記第２のアドレス制御信号
ＣＩ２を出力して、読出しアドレスカウンタ１８を１ア
ドレス分ずつインクリメントさせる。

九二区ユヱ五ヱ並１室 リフレッシュサイクルは、前記リフレッシュ要求信号発
生回路１５にリフレッシュパルスが印加されて、該リフ
レッシュ要求信号発生回路１５がリフレッシュ要求信号
を生成することにより行なわれる。このリフレッシュ要
求信号発生回路１５からのリフレッシュ要求信号は、メ
モリ制御部４のメモリコントローラ１６に入力され、メ
モリコントローラ１Ｂは前記所定のスケジュールにもと
づいて当該リフレッシュ要求の優先順位を判断して、前
記第３および第４のイネーブル信号Ｅ　３　＋　”’　
４を前記マルチプレクサ／アドレスバッファ２０および
行デコーダにそれぞれ出力してこれをイネーブルとする
とともに、前記第３のアドレス制御信号ＣＩ３を前記リ
フレッシュアドレスカウンタ１８に印加してこれを活性
化する。これにより、当該リフレッシュサイクルにおけ
るメモリアドレス信号が、リフレッシュアドレスカウン
タ１９からマルチプレクサ／アドレスバッファ２０を介
して行デコーダ２！に転送され、この行デコーダ２１に
よりデコードされてメモリセルアレイ１におけるｍ本の
ワード線のうち特定のものが選択されて、当該ワード線
上のメモリセルにするリフレッシュが行なわれることと
なる。

本発明によるテスト回路は１例えば上述ようにして構成
した半導体メモリのメモリ制御部４における前記リフレ
ッシュアドレスカウンタ１９が正常に動作するかどうか
をチェックすることを目的とするものである。このテス
ト回路は該メモリ制御部４のメモリコントローラ１６の
一部として構成されるもので、その第１の実施例の概略
構成を第２図を参照して以下説明する。

前述のようにメモリコントローラ１６は、入。

出力データ転送要求信号発生回路１３．１４およびリフ
レッシュ要求信号発生回路１５からそれぞれ生成される
入、出力データ転送要求信号およびリフレッシュ要求信
号に応答する。これら入、出力カデータ転送およびリフ
レッシュ要求信号は、まずリフレッシュテスト制御回路
２２に入力して論理処理された後、それぞれ書込み、読
出しデータ転送およびリフレッシュ要求信号Ａ、、Ｂｔ
　、Ｃ，としてアービトレーション回路２３に入力する
。これらの信号ＡＩ　＊　Ｂｌ　＋　ＣＩは非同期に生
成されるものであるため、該信号が同時に現われている
場合に、それらの信号により要求される個々の動作の実
行命令が互いに重複して出力される巳とのないようにす
る必要がある。このため該アービトレーション回路２３
は、前述したように所定のスケジュールにもとづいてこ
れらの信号ＡＩ　＋　Ｂ　ｌ　＊　ＣＩにより要求され
る動作の実行優先順位を決定し。

その順位に応じて書込み、読出しデータ転送命令信号Ａ
２　、Ｂ２およびリフレッシュ実行命令信号Ｃ２を適宜
出力して、イネーブルクロック発生回路２４に供給する
。

イネーブルクロック発生回路は、これらの命令信号Ａ２
　、Ｂ２　、Ｃ２にもとづいて、前記第１ないし第４の
イネーブル信号Ｅ、−Ｅ４および前記第１ないし第３の
アドレス制御信号Ｃ１１〜ＣＩコを適宜生成して、前述
のようにメモリセルアレイｌに対するデータの書込み、
読出し、またはリフレッシュ動作を実行するよう制御す
る。なお１本実施例においては、上記アービトレーショ
ン回路２３における実行優先順位の決定は、該回路に対
する入力信号ＡＩ　＋　Ｂｌ　＋　Ｃ１によりそれぞれ
要求される書込み、読出しおよびリフレッシュ動作の順
に実行優先順位が与えられるように、あらかじめプログ
ラムされているものとする。また、信号ＡＩ　＋　Ｂｌ
　＋　ｃｉが重複して現われていないときは、アービト
レーション回路２３はそれらの信号が入力された順に処
理して、命令信号Ａ２　、Ｂ２　、Ｃ２を適宜出力する
ことはいうまでもない。

上記リフレッシュテスト制御回路２２は３個の２端子Ａ
ＮＤゲート、すなわち第１．第２および第３のＡＮＤゲ
ート２５．２８．２７と、１個の２端子ＯＲゲート２日
とからなっており、上記入、出力データ転送要求信号お
よびリフレッシュ要求信号のほかに、外部端子から供給
されるリフレッシュテスト制御信号ＴＥをその入力信号
とする。この外部端子からのリフレッシュテスト制御信
号ＴＥは、これが低レベル（論理Ｏレベル）にあるとき
は通常のメモリ動作モードを指定し、高レベル（論理ル
ベル）にあるときはリフレッシュテストモードを指定す
るものとしであるが、むろん。

これは必須の要件ではない、なお、この外部端子からの
リフレッシュテスト実行信号ＴＥは、前記イネーブルク
ロック発生回路２４にも供給され、後述するように、該
信号ＴＥが高レベルにあるときには、前記アービトレー
ション回路２３からの適宜の出力信号に応答して、前記
第１または第２のイネーブル信号Ｅ１またはＢ２が、こ
のイネーブルクロック発生回路２４から出力される。

前記リフレッシュテスト制御回路２２において、第１の
ＡＮＤゲート２５は、その一方の入力はこれを非反転入
力として入力データ転送要求信号発生回路１３からの入
力データ転送要求信号を受け、他方の入力はこれを反転
入力として上記外部端子からのリフレッシュテスト制御
信号ＴＥを受ける。第２のＡＮＤゲート２６はその２人
力をいずれも非反転入力として、一方は上記第１のＡＮ
Ｄゲート２５と同様、入力データ転送要求信号発生回路
１３からの入力データ転送要求信号を受け、他方上記外
部端子からのリフレッシュテスト制御信号ＴＥを受ける
。さらに、第３のＡＮＤゲート２７は、その一方の入力
はこれを反転入力として、該外部端子からのリフレッシ
ュテスト制御信号ＴＥを受け、他方の入力はこれを非反
転入力として。

リフレッシュ要求信号発生回路１５からのリフレッシュ
転送要求信号を受ける。さらにＯＲゲート２８は、その
一方の入力はこれを第２のＡＮＤゲート２６の出力に接
続し、他方の入力はこれを第３のＡＮＤゲート２７の出
力に接続する。かくて前記第１のＡＮＤゲート２５の出
力は、前記書込みデータ転送要求信号Ａ１として前記ア
ービトレーション回路２３に入力され、また上記ＯＲゲ
ート２８の出力は、前記リフレッシュ要求信号Ｃ１とし
て該アービトレーション回路２３に入力される。なお、
出力データ転送要求信号発生回路１４からの出力データ
転送要求信号に対しては、当該リフレッシュテスト制御
回路２２はトランスペアレントであり、該出力データ転
送要求信号はそのままこのリフレッシュテスト制御回路
２２を通過して、前記読出しデータ転送要求信号Ｂ１と
してアービトレーション回路２３に入力される。

上述のように構成したメモリコントローラ１Ｂ、とくに
そのリフレッシュテスト制御回路２２の動作について次
に説明する。

前記外部端子からのテスト実行信号ＴＥが低レベルにあ
るとき、リフレッシュテスト制御回路２２の第１のＡＮ
Ｄゲート２５は、入力データ転送要求信号発生回路１３
からの出力に対してトランスペアレントとなり、該回路
１３からの入力データ転送要求信号はそのままこの第１
のＡＮＤゲート２５を通過して、前記書込みデータ転送
要求信号Ａ！としてアービトレーション回路２３に入力
される。他方、　第２７７）ＡＮＤゲー）２Ｂは低レベ
ルの出力を生成する状態にロックされ、したがってこの
低レベルの信号を１人力とするＯＲゲート２８は、第３
のＡＮＤゲート２７からの出力に対してトランスペアレ
ントとなり、ひいてはこのＡＮＤゲート２７を介してリ
フレッシュ要求信号発生回路１５からの出力信号に対し
てトランスペアレントとなる。かくてリフレッシュテス
ト回路２２は、入力および出力データ転送要求信号発生
回路１３．１４からの出力信号、およびリフレッシュ要
求信号発生回路１５からの出力信号のすべてに対してト
ランスペアレントとなり、これらの信号発生回路１３．
１４．１５からの出力信号がすべてそのままリフレッシ
ュテスト制御回路２２を通過して、それぞれ前記書込み
、読出しデータ転送およびリフレッシュ要求信号Ａ１＋
Ｂ、、Ｃ，として、アービトレーション回路２３に入力
されることとなる。

かくてアービトレーション回路２３は、前記所定のスケ
ジュール、すなわち該書込み、読出しデータ転送および
リフレッシュ要求信号ＡＨ，Ｂｔ。

ＣＩにより要求される動作の実行優先順位をこの順に設
定し、その順位に応じて高レベルの書込みおよび読出し
データ転送命令信号Ａ　２　＋　８２およびリフレッシ
ュ実行命令信号Ｃ２を適宜かつ順次出力して、イネーブ
ルクロック発生回路２４に供給する。イネーブルクロッ
ク発生回路はこれらの入力信号Ａ２　、Ｂ２　、Ｃ２に
もとづいて、前記第１ないし第４のイネーブル信号Ｅ１
〜Ｅ４および前記第１ないし第３のアドレス制御信号Ｃ
１１〜ＣＩ３を適宜生成して、前述のようにメモリセル
アレイ１に対するデータの書込み、読出しまたはリフレ
ッシュ動作を実行するよう制御する。

他方、前記外部端子からのテスト実行信号ＴＥが高レベ
ルにあるときは、リフレッシュテスト制御回路２２の第
１および第３のＡＮＤゲート２５゜２７は、いずれも低
レベルの出力を生成する状態にロックされる。したがっ
て、この低レベルの信号を１人力とするＯＲゲート２８
は、第２のＡＮＤゲート２Ｂからの出力に対してトラン
スペアレントとなり、ひいてはこのＡＮＤゲート２Ｂを
介して入力データ転送要求信号発生回路１３からの出力
信号に対してトランスペアレントとなる。

かくて当該リフレッシュテスト制御回路２２においては
、入力データ転送要求信号発生回路１３からの入力デー
タ転送要求信号が、第２のＡＮＤゲート２６およびＯＲ
ゲート２８を介して高レベルのリフレッシュ要求信号Ｃ
里として出力されて、アービトレーション回路２３に入
力されることとなる。

このとき、出力データ転送要求信号発生回路１４からの
出力データ転送要求信号が同時に現われているならば、
この信号は前記読出しデータ転送要求信号Ｂ１としてリ
フレッシュテスト制御回路２２から出力されて、同じく
アービトレーション回路２３に入力される。この場合、
アービトレーション回路２３はまずこの読出し転送要求
信号Ｂ１に対して読出しデータ転送命令信号Ｂ２を出力
した後、上記高レベルのリフレッシュ要求信号Ｃ１に対
してリフレッシュ実行命令信号Ｃ２を出力する。また、
出力データ転送要求信号発生回路１４からの出力信号が
同時に現われていないときは、アービトレーション回路
２３は該高レベルのリフレッシュ要求信号Ｃ１に対して
、ただちにリフレッシュ実行命令信号Ｃ２を出力する。

上述のようにしてリフレッシュモードが設定され、前述
した入力データ書込みサイクルと同様にして、リフレッ
シュテストサイクルが実行されることとなる。

このリフレッシュテストサイクルは、前記入力クロック
発生回路５の制御端子に書込み要求信号Ｗが入力して、
データ書込み制御１部２がイネーブルとされることによ
り開始される。すなわち。

まず入力クロック発生回路５がこの書込み要求信号Ｗを
受けて入力用のクロ７クパルスを生成して、前記データ
入力制御回路６および入力データレジスタ７の各々に供
給するとともに、前記メモリ制御部４の入力データ転送
要求信号発生回路１３にも供給する。この入力クロック
発生回路５からのクロー２クパルスに応答して、すなわ
ち上記書込み要求信号Ｗと同期して、データ入力制御回
路６の入力端子に供給された入力データ信号ＤｒＮが。

該回路６を介して入力データレジスタ７にシリアルに供
給されて、このレジスタ７内に順次ロードされ、一時的
に記憶されることとなる。このリフレッシュテストサイ
クル時に使用するデータ信号ＤｒＮとしては適宜の形式
のビット列を用いることができるが、好ましくは、たと
えば論理０および論理１のビットが交互に現われるよう
にしたビット列をテストデータとして用いて、これをデ
ータ信号ＤｒＮとして入力する等とする。

他方、前記メモリ制御部４の入力データ転送要求信号発
生回路１３は、前記書込み要求信号Ｗと同期して入力ク
ロック発生回路５からのクロックパルスの計数を開始す
る。かくて、入力データレジスタ７が飽和状態となった
時点で、該入力データ転送要求信号発生回路１３は書込
み入力データ転送要求信号を生成して、これを前記メモ
リコントローラ１Ｂ、すなわちそのリフレッシュテスト
制御回路２２に入力する。上述のように、この書込み入
力データ転送要求信号に応答して、高レベルのリフレッ
シュ要求信号Ｃ１が該リフレッシュテスト制御回路２２
から出力され、これに対してアービトレーション回路２
３から高レベルのリフレッシュ実行命令信号Ｃ２が出力
される。このリフレッシュ実行命令信号Ｃ２および前記
外部端子からのリフレッシュテスト実行信号ＴＥに応答
して、て前記イネーブルクロック発生回路２４から前記
第１のイネーブル信号Ｅｌが入力データ転送ゲート８に
供給され、入力データレジスタ７に一時記憶されていた
入力データが、該入力データ転送ゲート８を介してメモ
リセルアレイ１に転送される。

イネーブルクロック発生回路２４はきらに前記高レベル
のリフレッシュ実行命令信号Ｃ２に応答して、前記第３
および第４のイネーブル信号Ｅ　３　＋　Ｅ　４を前記
マルチプレクサ／アドレスバッファ２０および行デコー
ダ２１にそれぞれ出力してこれをイネーブルとするとと
もに、前記リフシー２シユアドレスカウンタ１８に前記
第３のアドレス制御信号ＣＩ３を印加して、これを活性
化する。これにより、当該書込みサイクルにおけるメモ
リアドレス信号が、リフレッシュアドレスカウンタ１９
からマルチプレクサ／アドレスバッファ２０を介して行
デコーダ２１に転送され、この行デコーダ２１によりデ
コードされて、メモリセルアレイ１におけるｍ本のワー
ド線のうち特定のものを選択し、前述のように入力デー
タ転送ゲート８を経由してメモリセルアレイ１に転送さ
れた入力データが、リフレッシュアドレスカウンタ１９
により指定されたワード線上のメモリセルに書き込まれ
ることとなる。すなわち１本実施例におけるリフレッシ
ュリフレッシュテストモードにおいては、書込み要求信
号Ｗを用いて入力したテストデータを、入力データ転送
要求信号発生回路１３からの入力データ転送要求信号に
応答して、リフレッシュアドレスカウンタ１９により指
定されたアドレスにおけるメモリセルに書き込むことを
もって、その顕著な特徴とするものである。

かくて、前記書込み要求信号Ｗが繰り返し入力するたび
に、これに応答して論理Ｏおよび論理１ビツトの交互の
組合せからなるテストデータが入力され、入力データレ
ジスタ７が飽和状態となったそれぞれの時点で、入力デ
ータ転送要求信号発生回路１３から入力データ転送要求
信号が生成されて、リフレッシュアドレスカウンタ１８
により。

メモリセルアレイ１のワード線が１本ずつ選択される。

このように、メモリセルアレイｌの各ワード線が選択さ
れるたびに、リフレッシュアドレスカウンタ１８により
その都度指定されたメモリセルアレイ１のワード線上の
メモリセルにテストデータが書き込まれるとともに、リ
フレッシュアドレスカウンタ１９が１アドレス分ずつイ
ンクリメントされる。かくして、リフレッシュアドレス
カウンタ１９によるワード線選択動作が一顧した段階で
。

メモリセルアレイ１のすべてのワード線がリフレッシュ
アドレスカウンタ１８により選択されたこととなり９個
々のワード線に論理０および論理ｌのビットが交互に並
ぶビット列が書き込まれて、リフレッシュテストモード
における書込み動作が終了することとなるのである。

なお、テストデータの書込み期間中に、リフレッシュ要
求信号発生回路１５がリフレッシュ要求パルスを生成し
て、これをメモリコントローラ１Ｂに印加しても、その
パルスはリフレッシュテスト制御回路２２の第３のＡＮ
Ｄゲート２７によって黙殺されて無効となる。したがっ
て、リフレッシュアドレスカウンタ１９のテスト中にリ
フレッシュ要求信号発生回路１５がリフレッシュ要求パ
ルスを生成しても、該カウンタの内容が不所望に変更さ
れることはありえない。

上述のようにしてリフレッシュテストモードにおける書
込み動作が終了した後、データ読出し要求信号πが出力
クロック発生回路１２の制御端子に供給され、メモリセ
ルアレイｌに書き込まれたテストデータの読出しを開始
する。この読出し動作は、さきに説明した通常の読出し
動作とまったく同様にして、データ読出し要求信号πと
同期して行なわれる。この場合、出力データ転送要求信
号発生回路１４からの出力データ転送要求信号に応答し
て、高レベルの読出しデータ転送要求信号Ｂ！が前記リ
フレッシュテスト制御回路２２からアービトレーション
回路２３に入力される。アービトレーション回路２３は
この読出し転送要求信号Ｂ１に対して読出しデータ転送
命令信号Ｂ２を出力し、この信号Ｂ２によりイネーブル
クロック発生回路２４から前記第２のイネーブル信号Ｅ
２が出力され、これが前記出力データ転送ゲート９に供
給されて該ゲート９を開くことにより、読出しデータの
転送を実行する。なお、出力データ転送要求信号発生回
路１４からの信号は、そのまま、すなわちテスト実行信
号ＴＨの論理レベルには係りなく、リフレッシュテスト
制御回路２２を通過して。

高レベルの読出しデータ転送要求信号Ｂ１として該回路
２２から出力される。このため、テストデータの読出し
動作はテストモードで行なっても、あるいは通常動作モ
ードで行なってもよいことは明らかである。

かくて、テストデータの書込み中に前記リフレッシュア
ドレスカウンタ１９が正常に動作していたとすれば９個
々のワード線から読み出されたデータは、当該ワード線
に書き込まれたテストデータとしてのビット列と同一の
ビットパターンを有する論理Ｏおよび論理１のビット列
であるはずであり、したがって読み出されたビット列を
書込みビット列と照合することにより、該リフレッシュ
アドレスカウンタ１９が正常に機能していたか否かが、
ただちに判定されることとなる。

第２図に示す本発明の実施例は、入力データ転送要求信
号発生回路１３からの入力データ転送要求信号に対して
、高レベルのリフレッシュ要求信号Ｃ１，ひいては高レ
ベルのリフレッシュ実行命令信号Ｃ２を生成して、リフ
レッシュアドレスカウンタ１９により指定されたアドレ
スにおけるメモリセルにテストデータを書き込むことと
したものである０本発明においては、この入力データ転
送要求信号の代りに、出力データ転送要求信号発生回路
１４からの出力データ転送要求信号により、高レベルの
リフレッシュ要求信号Ｃ！およびリフレッシュ実行命令
信号Ｃ２を生成して、リフレッシュアドレスカウンタ１
９により指定されたアドレスにおけるメモリセルに、テ
ストデータを書き込むようにすることとしてもよい、第
３図はそのように構成した実施例を本発明の第２の実施
例として示すものである。

この第３図に示す実施例をにおいては、リフレッシュテ
スト制御回路２２′の第１のＡＮＤゲート２５の一方の
非反転入力は、これを出力データ転送要求信号発生回路
１４からの出力データ転送要求信号を受け、他方の反転
入力は第２図の実施例におけると同様、外部端子からの
リフレッシュテスト制御信号ＴＥを受けるように、それ
ぞれ接続する。第２および第３のＡＮＤゲート２８．２
７およびＯＲゲート２８についての接続関係は、第２図
の実施例におけるリフレッシュテスト制御回路２２の場
合と同様である。

かくて、上記外部端子からのテスト実行信号ＴＥが低レ
ベルにあるときは、リフレッシュテスト制御回路２２°
の第１のＡＮＤゲート２５は出力データ転送要求信号発
生回路１４からの出力に対してトランスペアレントとな
り、該回路１４からの出力データ転送要求信号はそのま
まこの第１のＡＮＤゲート２５を通過して、読出し要求
信号Ｂ１　としてアービトレーション回路２３に入力さ
れる。また。

該外部端子からのテスト実行信号ＴＥが高レベルにある
ときは、この第１のＡＮＤゲート２５が第３のＡＮＤゲ
ート２７とともに低レベルの出力を生成する状態にロッ
クされる。したがって、第２図の実施例におけると同様
、この低レベルの信号を１人力とするＯＲゲート２８は
、第２のＡＮＤゲート２６からの出力に対してトランス
ペアレントとなり、ひいてはこのＡＮＤゲート２６を介
して出力データ転送要求信号発生回路１４からの出力信
号に対してトランスペアレントとなる。

この第２の実施例におけるリフレッシュテストサイクル
も、前記入力クロック発生回路５の制御端子に書込み要
求信号Ｗが入力して、データ書込み制御部２がイネーブ
ルとされることにより開始される。この書込み要求信号
Ｗと同期して、データ入力制御回路６の入力端子に供給
された入力テストデータ信号ＤｒＮが、入力データレジ
スタ７にシリアルに供給されて一時的に記憶される。か
くて、入力データレジスタ７が飽和状態となった時点で
、入力データ転送要求信号発生回路１３が書込み入力デ
ータ転送要求信号を生成して、これをメモリコントロー
ラ１Ｂのリフレッシュテスト制御回路２２°に入力する
。この書込み入力データ転送要求信号は、リフレッシュ
テスト制御回路２２°をそのまま通過して高レベルのり
書込みデータ転送要求信号ＡＩが該回路２２から出力さ
れ、この信号Ａ！に対してアービトレーション回路２３
から高レベルの書込みデータ転送命令信号Ａ２が出力さ
れる。かくてイネーブルクロック発生回路２４は、この
データ転送命令信号Ａ２およびリフレッシュテスト実行
信号ＴＥに応答して前記第１のイネーブル信号Ｅ１を出
力し、これが前記入力データ転送ゲート８に供給されて
該ゲート８を開くことにより、書込み用テストデータの
メモリセルアレイ１に対する転送を実行する。

ついでデータ読出し要求信号πが出力クロック発第４回
路１２の請訓端子に供給された後、出力データ転送要求
信号発生回路１４から出力データ転送要求信号が出力さ
れ、これが前述のようにリフレッシュテス制御回路２２
′の第２のＡＮＤゲート２６およびＯＲゲート２日を介
して、高レベルのリフレッシュ要求信号Ｃ１として、該
リフレッシュテスト制御回路２２からアービトレーショ
ン回路２３に入力される。アービトレーション回路２３
はこの高レベルのリフレッシュ要求信号Ｃ１に応答して
リフレッシュ実行命令信号Ｃ２を生成して、これをイネ
ーブルクロ発生回路２４に入力する。この信号Ｃ２によ
り、イネーブルクロック発生回路２４から前記第２のイ
ネーブル信号Ｅ２が出力され、これが前記出力データ転
送ゲート９に供給されて該ゲート９を開くことにより、
読出しデータの転送を実行する。イネーブルクロック発
生回路２４からはさらに、前記第３および第４のイネー
ブル信号Ｅ　３　＋　Ｅ　４が前記マルチプレクサ／ア
ドレスバッファ２０および行デコーダ２１にそれぞれ出
力されてこれをイネーブルとするとともに、前記リフレ
ッシュアドレスカウンタ１８に前記第３のアドレス制御
信号ＣＩ３が印加されて、これを活性化する。

これにより、当該読出しサイクルにおけるメモリアドレ
ス信号が、リフレッシュアドレスカウンタ１９からマル
チプレクサ／アドレスバッファ２０を介して行デコーダ
２１に転送されてデコードされる結果、メモリセルアレ
イ１におけるワード線のうち特定のものが選択され、該
ワード線上のメモリセルからデータの読出しが行なわれ
て、これが出力データ転送ゲート８を経由してデータレ
ジスタｌＯに送られることとなる。リフレッシュアドレ
スカウンタ１８と書込みアドレスカウンタ１７の初期値
、すなわち先頭アドレスは同じであるから、リフレッシ
ュアドレスカウンタ１８が正常に動作しているかぎり、
上述のようにして読み出されたデータは、はごめに書き
込まれたテストデータと合致するものとなり、このこと
から当該リフレッシュアドレ　カウンタ１８の機能のチ
ェックが可能となるのである。

なお１本実施例においてもこのデータ読出し期間中にリ
フレッシュ要求信号発生回路１５がリフレッシュ要求パ
ルスを生成して、これをメモリコントローラ１８に印加
しても、そのパルスはリフレッシュテスト制御回路２２
の第３のＡＮＤゲート２７によって黙殺されて無効とな
る。したがって、リフレッシュアドレスカウンタ１８の
テスト中にリフレッシュ要求信号発生回路１５がリフレ
ッシュ要求パルスを生成しても、該カウンタの内容が不
所望に変更されることはありえない。

上述の各実施例は、入力または出力データ転送要求信号
発生回路１３からの信号に対して、高レベルのリフレッ
シュ要求信号Ｃ！およびリフレッシュ実行命令信号Ｃ２
を生成して、リフレッシュアドレスカウンタ１９により
指定されたアドレスにおけるメモリセルにテストデータ
を書き込むこととしたものである０本発明においてはさ
らに、この入力または出力データ転送要求信号に代えて
。

前記書込み要求信号Ｗにより高レベルの信号Ｃ１＋Ｃ２
を生成して、リフレッシュアドレスカウンタ１８により
指定されたアドレスにおけるメモリセルに、テストデー
タを書き込むようにすることとしてもよい、こうした構
成とした場合は、メモリセルアレイ１にテストデータが
供給されるたびにリフレッシュアドレスカウンタ１３の
内容が変化することとなるので、テストデータの書込み
に要する時間が短縮されて、リフレッシュアドレスカウ
ンタ１９のテスト時間が短くなるという利点が得られる
。

さらに本発明においては、前述した第２図のリフレッシ
ュテスト制御回路２２と第３図のリフレッシュテスト制
御回路２２゛を互いに組み合せて。

これをもって単一のリフレッシュテスト制御回路として
、前記メモリコントローラ１６の一部とすることもでき
る。この場合、テストデータミリフレッシュアドレスカ
ウンタ１９により選択されたワード線上のメモリセルに
書き込まれ、同じく該リフレッシュアドレスカウンタ１
９により選択されたワード前記上のメモリセルから読み
出すようにする。このようにすることにより、当該リフ
レッシュアドレスカウンタの機能テスト動作をより正確
に行なうことができるという利点が得られることとなる
。

またリフレッシュアドレスカウンタ１３のチェックのた
めには、書込みデータ転送要求は、必ずしもデータ入力
データレジスタ７にｎビット分のデータの書込みが完了
した時点で実行する必要はなく、該入力データレジスタ
７に例えば１ビツトだけ書き込まれた時点で、早くも転
送動作が実行されるようにしてもよい、このようにする
ことによっても、リフレッシュアドレスカウンタ１９の
テスト時間を大幅に短縮することが可能となる。

この場合、書込み要求Ｗのサイクルは少なくともリフレ
ッシュ動作に必要な時間、典型的には数百ｎｓよりも若
干長くなるように設定すればよい。

さらに前記外部端子から供給されるリフレッシュテスト
実行信号ＴＥとは別に、既存の制御端子たとえば書込み
データ転送手段を用いてリフレッシュテスト動作を制御
する場合の制御信号生成回路を第４図に示す。

この第４図のリフレッシュテスト制御信号生成回路は９
Ｍ個の電界効果トランジスタＴ１１゜ＴＴ１２−０−Ｔ
Ｉと８個の電界効果トランジス７１２里、Ｔ２２．、、
”ｒ２．を直列に接続し、既存の制御端子を入力すると
ともに、該Ｍ側の電界効果トランジスタＴ　１１〜ＴＩ
ＭとＮ側の電界効果トランジスタＴ　２１〜Ｔ２Ｎとの
間に分圧回路を形成している。前記既存の制御端子とし
てはたとえば書込み要求信号（Ｗ）供給端子や読出し要
求信号（π）供給端子その他のデータ転送手段を用いる
ことができるが、ここでは例えば読出し要求信号供給端
子を用いることとする。この場合、該入力信号πの高レ
ベル入力電圧（Ｖ　Ｉ　Ｈ）の規格値（例えば入力πの
電圧ＶＩＨの最大値を６．０ポ）レトとする）以下のと
きは、リフレッシュテスト実行信号ＴＥが低レベルに、
該規格値以上（例えば入力πの電圧が８．０ないし１０
．０ボルトとする）のときは、リフレッシュテスト実行
信号ＴＥが高レベルになるように、上記電界効果トラン
ジスタの個数Ｍ、Ｎを選定することにより、前記リフレ
ッシュテスト制御回路２２（第２図）または２２゛（第
３図）に用いるリフレッシュテスト実行信号ＴＥを顛単
に生成することが可能となる。

以上９本発明によるリフレッシュテスト回路の実施例に
つき各種記載してきたが１本発明によるリフレッシュテ
スト回路は、これら実施例について適宜追加ないし変更
を行なって実施してもよいことはいうまでもない。

［発明の効果］ 以上に述べたように９本発明による半導体のテスト回路
は、ダイナミック型メモリセルアレイと、少なくとも１
組のデータレジスタと、外部にリフレッシュ制御用端子
をもたない自動リフレッシュ手段とを内蔵するとともに
、前記データレジスタと前記メモリセルアレイとの間の
データ転送動作とリフレッシュ動作の実行についてその
優先順位を決定する裁定手段とをそなえた半導体メモリ
におけるリフレッシュアドレスカウンタの動作をチェッ
クするにあたって、テスト用制御端子を有し、該端子か
らテスト実行信号が出力されてないときにはトランスペ
アレントな状態となって前記メモリを通常動作モードに
保持し、前記テスト実行信号が出力されているときには
前記データ転送動作に関係する信号に応答して前記リフ
レッシュアドレスカウンタの機能チェックを行なうよう
にしたことを特徴とするものであり、このような構成と
した本発明によるリフレッシュアドレスカウンタテスト
回路は１通常動作モードとリフレッシュアドレスカウン
タテストモードとを有し、非テスト時には前者、すなわ
ち通常動作モードで動作して、該テスト回路がいわゆる
トランスペアレントな状態となり、あたかも当該回路が
存在しないかのごとくにはたらき、テスト時には後者、
すなわちリフレッシュアドレスカウンタテストモードで
動作することにより、データ書込み要求信号に同期して
テストデータの入力を行ない、さらにデータレジスタと
メモリセルアレイとの間のデータ転送要求信号に応答し
て、該メモリセルアレイ中の特定のセルに対するデータ
書込みまたはデータ読出し動作を行なう、このデータ書
込みまたはデータ読出し動作は、リフレッシュアドレス
カウンタにより選択されたメモリセルアレイのワード線
上のメモリセルに対しして行なう、その結果。

チップ外部にリフレッシュ制御用端子をもたない、完全
自動リフレッシュ機能を内蔵したメモリにおけるリフレ
ッシュアドレスカウンタの動作を、容易にチェックする
ことが可能となるという効果がある。

またデータ転送サイクルは外部より容易に調整すること
が可能であるため、リフレッシュサイクルを簡単に調整
することができ、したがってメモリセルのホールドのテ
スト等も容易に実行しうるという効果もある。

【図面の簡単な説明】

第１図は本発明によるリフレッシュテスト回路を適用し
た半導体メモリ装置全体の概略構成示すブロック図、第
２図は本発明によるリフレッシュテスト回路の第１の実
施例の構成を示すブロック図、第３図は同じく本発明に
よるリフレッシュテスト回路の第２の実施例の構成を示
すブロック図、第４図は既存の制御端子を用いてリフレ
ッシュテスト動作を制御する場合の制ｍ信号生成回路を
示す図である。 １１０．メモリセルアレイ。 ２４０．データ書込み制御部。 ３１８．データ読出し制御部。 ４１１．メモリ制御部。 ５．１２．、、クロック発生回路。 ６．１１．、、入出力制御回路。 ７、ＩＱ、、。データレジスタ。 ８．９．、、データ転送ゲート。 １３、、、入力データ転送要求信号発生回路。 １４、、、出力データ転送要求信号発生回路。 １５、、、リフレッシュ要求信号発生回路。 １１３、、、メモリコントローラ。 １７、、、書込みアドレスカウンタ。 １８、、、読出しアドレスカウンタ。 １９、、、リフレッシュアドレスカウンタ。 ２０．、、マルチプレクサ／アドレスノ（ツファ２１、
、、行デコーダ。 ２２、、、リフレッシュテスト制御回路。 ２３、、、アービトレーション回路。 ２４、、、イネーブルクロック発生回路。

Claims (2)

【特許請求の範囲】
1. （１）ダイナミック型メモリセルアレイと、少なくとも
   １組のデータレジスタと、外部にリフレッシュ制御用端
   子をもたない自動リフレッシュ手段とを内蔵するととも
   に、前記データレジスタと前記メモリセルアレイとの間
   のデータ転送動作とリフレッシュ動作の実行についてそ
   の優先順位を決定する裁定手段とをそなえた半導体メモ
   リにおけるリフレッシュアドレスカウンタの動作をチェ
   ックするにあたって、テスト用制御端子を有し、該端子
   からテスト実行信号が出力されてないときにはトランス
   ペアレントな状態となって前記メモリを通常動作モード
   に保持し、前記テスト実行信号が出力されているときに
   は前記データ転送動作に関係する信号に応答して前記リ
   フレッシュアドレスカウンタの機能チェックを行なうよ
   うにしたことを特徴とする半導体メモリのテスト回路。
2. （２）ａ）シリアルに供給されたデータを受けてパラレ
   ルに出力する入力データレジスタと、 ｂ）ダイナミック型メモリセルアレイと、 ｃ）前記入力データレジスタを介して転送されたデータ
   信号がこのメモリセルアレイに書き込まれるワード線を
   表わすアドレス信号を記憶するための書込みアドレスカ
   ウンタと、 ｄ）前記メモリセルアレイの通常動作サイクル時に前記
   入力データレジスタから出力されたデータ信号を、前記
   書込みアドレスカウンタから出力されたアドレス信号に
   もとづいて選択された該メモリセルアレイのワード線上
   に位置するメモリセルに転送するための第１のデータ書
   込み手段と、 ｅ）前記メモリセルアレイからデータを読み出すメモリ
   セルの位置するワード線を表わすアドレス信号を記憶す
   るための読出しアドレスカウンタと、 ｆ）前記メモリセルアレイの通常動作サイクル時に前記
   読出しアドレスカウンタから出力されたアドレス信号に
   もとづいて選択された該メモリセルアレイのワード線上
   に位置するメモリセルからパラレルにデータを読み出し
   てシリアルに出力するためのデータ読出し手段と、 ｇ）前記メモリセルアレイにおいてリフレッシュすべき
   メモリセルの位置するワード線を表わすアドレス信号を
   記憶するためのリフレッシュアドレスカウンタと、 ｈ）前記リフレッシュアドレスカウンタから出力された
   アドレス信号にもとづいて選択された前記メモリセルア
   レイのワード線上に位置するメモリセルに対するリフレ
   ッシュを行なうためのセルリフレッシュ手段と、 ｉ）前記メモリセルアレイのリフレッシュ動作サイクル
   時に前記リフレッシュアドレスカウンタから出力された
   アドレス信号にもとづいて選択された該メモリセルアレ
   イのワード線上に位置するメモリセルのうち少なくとも
   １個のメモリセルに前記入力データレジスタから出力さ
   れたデータ信号を転送するための第２のデータ書込み手
   段とからなることを特徴とする半導体メモリのテスト回
   路。