JPS63126338A - デ−タ送受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ送受信回路に関する。

（従来の技術） 従来のデータ送受信回路を第３図だ、また、第３図の各
部の信号波形を第４図に示す。第３図のデータ送受信回
路は、メモリ２ｂから読み出したパラレルデータ４０９
を変換回路３でシリアルデ−夕４０２に変換する。また
、変換回路４は、シリアルデータ４１０を受信すると、
パラレルデータ４１１に変換し、変換したパラレルデー
タ４１１をメモリ２ａＫ書き込む。第３図及びに４図を
参照して具体的に説明する。

まず送信動作について説明する。送信するデータに対応
するアドレス信号４０４が、送信アドレスカウンタ６か
ら送信メモリ２ｂに与えられており、このアドレス信号
４０４に相応するデータが送信メモリ２ｂから８ビツト
のパラレルの状態で変換回路３に出力している。変換回
路３は、タイミング発生回路１から出力されるタイミン
グ信号４０３と送信信号４０６により前述の８ビツトの
パラレルデータ４０９をシリアルデータ４０２に変換す
る。このとき変換回路３は、第４図に示すようにタイミ
ング信号４０３の立ち上がりで１ビツトづつ変換し、変
換したシリアルデータ４０２を送信する。このシリアル
データ４０２の送信が終了すると、送信アドレスカウン
タ６は信号４０６をカウントして次の送信データのアド
レス信号４０４を出力する。

次に受信動作を説明する。変換回路４は、タイミング信
号４０３の立ち上がシでシリアルデータ４１０をパラレ
ルデータ４１１に変換する。このとき変換回路４は、パ
ラレルデータ４１１を形成する８ビツトの変換が終了し
た時点でパラレルデータ４１１をメモリ２ａに出力する
。このパラレルデータ４１１は、受信信号４０７によ如
受信メモリ２ａＫ書き込まれる。このときのパラレルデ
ータ４１１を−Ｗき込む受信メモリ２ａのアドレスは、
受信アドレスカウンタ５から信号４０５として与えられ
る。パラレルデータ４１１の書き込みが終了すると、受
信アドレスカウンタ５は信号４０７をカウントして次の
受信データのアドレス信号４０５を出力する。

（発明が解決しようとする問題点） 上述した従来のデータ送受信回路は、送信メモリ２ｂと
受信メモリ２ａの２つのメモリが必要であるためコスト
が上昇するという欠点を有している。

本発明は、上記問題点く鑑みてなされたもので、低コス
トのデータ送受信回路を提供することを目的とする。

（問題点を解決するための手段） 前述の問題点を解決し、上記目的を達成する丸めに本発
明が提供するデータ送受信回路は、送信モードを指定す
る送信モード信号と、受信モードを指定する受信モード
信号と、該受信モード信号に同期して前記送信モードと
受信モードを所定の切換時間毎に切換える切換信号と、
該切換時間よ）短かい時間となる所定周期のクロックパ
ルスとを出力するタイミング発生回路と；前記送信モー
ド信号をカウントする第１のカウンタと；前記受信モー
ド信号をカウントする第２のカウンタと；前記切換信号
に対応して前記第１のカウンタ又は第２のカウンタを選
択し該選択したカウンタの計数値をアドレス信号として
出力するアドレス選択回路と：前記送信モード信号が得
られたときだけ前記クロック信号に同期して複数ビット
で成るパラレル送信データをシリアルデータに変換して
送信する第１の変換手段と；受信したシリアルデータな
前記クロック信号に同期して複数ビットのパラレル受信
データに変換する第２の変換手段と：前記受信モード信
号が得られたときだけ前記アドレス信号に相応するアド
レス番地に前記パラレル受信データを記憶するとともに
、前記受信モード信号が得られないときに前記アドレス
信号に相応するアドレス番地に格納されたデータをパラ
レル送信データとして前記第１の変換手段に出力する記
憶手段とを設けたことを特徴とする。

（実施例） 第１図は本発明の一実施例を示したブロック図、第２図
は第１図実施例の各部の信号波形図である。

１はタイミング発生回路であ夛、第２図に示すよ５にフ
レームパルス２０１と、送信モートラ指定する送信モー
ド信号２０５と、受信モードを指定する受信モード信号
２０６と、この受信モード信号２０６に同期して前記送
信モードと受信モードを切換える切換信号２０７と、ク
ロックパルス２０３とのそれぞれの信号を出力する。こ
とで切換信号２０７を具体的に説明すると、第２図に示
すように時刻ｔ１の立ち下がシで受信モードＲＡＩに切
換設定するとともに、時間で１経過後の立ち上がシで送
信モードＳＡＩに切換設定する。即ち、所定時間Ｔ３経
過毎に受信モード時間Ｔ、と送信モード時間で、を交互
に切換設定する。また、クロックパルス２０３の周期Ｔ
０は、切換信号２０７の周期Ｔ、より短かく設定される
。送信カウンタ６は、送信モード信号２０５の立ち上が
シを検出したときだけ計数し、該計数値をアドレス選択
回路７に出力する。受信カウンタ５は、受信モード信号
２０６の立ち下がシを検出したときだけ計数し、該計数
値をアドレス選択回路７に出力する。

アドレス選択回路７は、切換信号２０７に基づいてモー
ド切換を行逢う。即ち、切換信号２０７の切換設定モー
ドに対応して送信カフ／り６又は受信カウンタ５を選択
し、該選択したカウンタの計数値をアドレス信号２０４
として出力する。変換回路３は、送信モード信号２０５
が０Ｈルベルのときだけクロック信号２０３の立ち上が
シ同期して８ビツトで成るパラレル送信データ２０９を
１ビツトずつ変換し、この変換したシリアルデータ２０
２を図示しない送信部に出力する。送信部には、フレー
ムパルス２０１が与えられ、該フレームパルス２０１に
同期してシリアルデータ２０２を送信する。尚、第２図
のシリアルデータ２０２は、シリアルデータ２０２を拡
大して示したものである。また、図示しない受信部に対
してもフレームパルス２０１が４え“られ、該フレーム
パルス２０１に同期して受信したシリアルデータ２１０
を変換回路４に出力する。変換回路４は、クロックパル
ス２０３の立ち上がりに同期してシリアルデータ２１０
を８ビツトで成るパラレル受信データ２１１に変換する
。メモリ２は、受信モード信号２０６がｌＬ＠レベルの
ときだけ前述のパラレル受信データ２１１を入力し、こ
のときのアドレス信号２０４に相応するアドレス番地【
記憶する。

また、メモリ２は、受信モード信号２０６がｌＨルベル
のときは、この時入力するアドレス信号２０４に相応す
るアドレス番地に格納されたデータをパラレル送信デー
タ２０９として変換回路３に出力する。このように送信
モードでは、メモリ２に格納されたデータをパラレル送
信データ２０９として取シ出すとともに、受信モードで
はパラレル受信データ２１１をメモ！ｊ２ＫＩ：き込む
・即ち、メモリ２は送信用と受信用に兼用される。

（発明の効果） 以上説明したように本発明によればアドレス選択回路に
よプ送信データのアドレスと受信データのアドレスを切
換えてメモリに与えることＫより、１つのメモリを送信
用と受信用に兼用することができる。このため装置のコ
ストを低減することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロック図、第２図
は第１図実施例の動作波形図、第３図は従来例を示した
ブロック図、第４図は第３図従来例の動作波形図である
。 １・・・タイミング発生回路、２・・・メモリ、３・・
・変換回路、４・・・変換回路、５・・・受信アドレス
カウンタ、６・・・送信アドレスカウンタ、７・・・ア
ドレス選択回路。

Claims (1)

【特許請求の範囲】
1. 送信モードを指定する送信モード信号と、受信モードを
   指定する受信モード信号と、該受信モード信号に同期し
   て前記送信モードと受信モードを所定の切換時間毎に切
   換える切換信号と、該切換時間より短かい時間となる所
   定周期のクロックパルスとを出力するタイミング発生回
   路と；前記送信モード信号をカウントする第１のカウン
   タと；前記受信モード信号をカウントする第２のカウン
   タと；前記切換信号に対応して前記第１のカウンタ又は
   第２のカウンタを選択し該選択したカウンタの計数値を
   アドレス信号として出力するアドレス選択回路と；前記
   送信モード信号が得られたときだけ前記クロック信号に
   同期して複数ビットで成るパラレル送信データをシリア
   ルデータに変換して送信する第１の変換手段と；受信し
   たシリアルデータを前記クロック信号に同期して複数ビ
   ットのパラレル受信データに変換する第２の変換手段と
   ；前記受信モード信号が得られたときだけ前記アドレス
   信号に相応するアドレス番地に前記パラレル受信データ
   を記憶するとともに、前記受信モード信号が得られない
   ときに前記アドレス信号に相応するアドレス番地に格納
   されたデータをパラレル送信データとして前記第１の変
   換手段に出力する記憶手段とを備えたことを特徴とする
   データ送受信回路。