JPS63114226A - 外側リ−ドテ−プ自動接着方式 - Google Patents
外側リ−ドテ−プ自動接着方式Info
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- JPS63114226A JPS63114226A JP62214115A JP21411587A JPS63114226A JP S63114226 A JPS63114226 A JP S63114226A JP 62214115 A JP62214115 A JP 62214115A JP 21411587 A JP21411587 A JP 21411587A JP S63114226 A JPS63114226 A JP S63114226A
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- 239000000758 substrate Substances 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims abstract description 30
- 230000004907 flux Effects 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000853 adhesive Substances 0.000 claims description 8
- 230000001070 adhesive effect Effects 0.000 claims description 8
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 claims description 2
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 claims description 2
- 239000002904 solvent Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 claims description 2
- 230000000452 restraining effect Effects 0.000 claims 4
- 238000001816 cooling Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000012360 testing method Methods 0.000 description 5
- 238000005452 bending Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- WVDDGKGOMKODPV-UHFFFAOYSA-N Benzyl alcohol Chemical compound OCC1=CC=CC=C1 WVDDGKGOMKODPV-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 235000019445 benzyl alcohol Nutrition 0.000 description 1
- 125000000484 butyl group Chemical group [H]C([*])([H])C([H])([H])C([H])([H])C([H])([H])[H] 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は集積回路チップを基板に接着する新規な方法
に間し、特にテープ及び集積回路チップサブアセンブリ
の外側リードを基板に接着する新規な方法に関する。
に間し、特にテープ及び集積回路チップサブアセンブリ
の外側リードを基板に接着する新規な方法に関する。
（従来の技術）
集積回路部品を製造するプロセスの一工程に、パッケー
ジ化がある。パッケージ化においては、製造された半導
体チップが深謹パッケージ内に収納される。組立後の部
品はテストされ、そのために設計された電子回路に接続
される。パッケージは外部リードを備えているので、部
品は電子回路へ電気的に接続可能である。
ジ化がある。パッケージ化においては、製造された半導
体チップが深謹パッケージ内に収納される。組立後の部
品はテストされ、そのために設計された電子回路に接続
される。パッケージは外部リードを備えているので、部
品は電子回路へ電気的に接続可能である。
パッケージ化プロセスの中で難しいのは、チップをパッ
ケージの外部リードに接続する部分である。チップ上の
各ボンドまたは接着点が対姿した外部リードへ正しく接
続されるように、注意を払わねばならない。全て正しく
接続しないと、不良動作するかまたは全く動作しない部
品が生してしまう。
ケージの外部リードに接続する部分である。チップ上の
各ボンドまたは接着点が対姿した外部リードへ正しく接
続されるように、注意を払わねばならない。全て正しく
接続しないと、不良動作するかまたは全く動作しない部
品が生してしまう。
チップをパッケージリードに接続する現在の方法は、テ
ープ自動化接着（ＴＡＢ）法によっている。Ｔ Ａ 方
法では、複数の個々のテープサイトを持ったポリイミド
フィルム製テープを用いろ。各テープサイトが、中心開
口を限定するフィルムの支持リングを備えている。エツ
チング技術によって形成された複数の導電性フィンガー
が、支持リングの下側に位置する。各導電性フィンガー
は、中心間口内へと延びた内側リードと、支持リングの
外周を越えて延びた外側リードとを有する。チップ上の
各ボンド地点が対応した内部リードと整合するように、
チップが中心間口上に位置決めされる。次いで、ボンド
地点が内部リードに接着される。その後、テープ及びチ
ップリードのサブアセンブリがテープから取り出される
。サブアセンブリはパッケージ基板上に位置決めされ、
外側リードがパッケージのパッケージ外部リードに接続
する対応したパッケージ基板リードと整合される。
ープ自動化接着（ＴＡＢ）法によっている。Ｔ Ａ 方
法では、複数の個々のテープサイトを持ったポリイミド
フィルム製テープを用いろ。各テープサイトが、中心開
口を限定するフィルムの支持リングを備えている。エツ
チング技術によって形成された複数の導電性フィンガー
が、支持リングの下側に位置する。各導電性フィンガー
は、中心間口内へと延びた内側リードと、支持リングの
外周を越えて延びた外側リードとを有する。チップ上の
各ボンド地点が対応した内部リードと整合するように、
チップが中心間口上に位置決めされる。次いで、ボンド
地点が内部リードに接着される。その後、テープ及びチ
ップリードのサブアセンブリがテープから取り出される
。サブアセンブリはパッケージ基板上に位置決めされ、
外側リードがパッケージのパッケージ外部リードに接続
する対応したパッケージ基板リードと整合される。
次いで、外側リードを基板リードにボンディングするこ
とによっで、チップが対応したパッケージ外部リードに
接続される。
とによっで、チップが対応したパッケージ外部リードに
接続される。
テープ自動化接着法のもっと詳しい議論は、Ｓｚｅ Ｈ
のｒＶＬｓｌテクノロジーＪ 、（１９８３） ５５９
−５６４頁及びＪａｆｆｅ著の「ハイブリット用うつ伏
せＴＡＢＪ、部品、ハイブリッド及び製造技術に間する
ＩＥＥＥ要録（１９８０年１２月） ｆ３２３−５３
３頁に記載されておＤ、これらは参照によってここに含
まれるものとする。
のｒＶＬｓｌテクノロジーＪ 、（１９８３） ５５９
−５６４頁及びＪａｆｆｅ著の「ハイブリット用うつ伏
せＴＡＢＪ、部品、ハイブリッド及び製造技術に間する
ＩＥＥＥ要録（１９８０年１２月） ｆ３２３−５３
３頁に記載されておＤ、これらは参照によってここに含
まれるものとする。
テープ自動化接着法は、半導体チップをパッケージに接
続する効率的な方法である。チップのテープへの自動接
着を可能とするように、テープサイトをテープ上に配置
できる。テープの正しいエツチングによＤ、各チップ毎
の導電性フィンガーをテープサイトに高密度で実装てき
ろ、この特徴は、チップ当り１００から３００以上の接
着点がしばしば存在する超大規模集積（νＬＳＩ）チッ
プの製造において非常にＩｉ要である。
続する効率的な方法である。チップのテープへの自動接
着を可能とするように、テープサイトをテープ上に配置
できる。テープの正しいエツチングによＤ、各チップ毎
の導電性フィンガーをテープサイトに高密度で実装てき
ろ、この特徴は、チップ当り１００から３００以上の接
着点がしばしば存在する超大規模集積（νＬＳＩ）チッ
プの製造において非常にＩｉ要である。
（発明が解決しようとする問題点）
しかし、高密度実装のテープ外側リードをパッケージ基
板リードと整合させ、接着するのは困難であることが実
証されている。これには次の３つの理由がある； （１
）リードの湾曲力がテープの縦方向及び横断方向に沿っ
て異なる； （２）金属の導電性フィンガーとこれらの
フィンガーがエッチ形成されるフィルムの湾曲性が異な
Ｄ、サブアセンブリのリードを湾曲せしめる；最後に（
３）熱圧着ボンディングブレードが押圧されるとき、そ
れぞれの外側リードにｘ−ｙ方向のスライドが生じる。
板リードと整合させ、接着するのは困難であることが実
証されている。これには次の３つの理由がある； （１
）リードの湾曲力がテープの縦方向及び横断方向に沿っ
て異なる； （２）金属の導電性フィンガーとこれらの
フィンガーがエッチ形成されるフィルムの湾曲性が異な
Ｄ、サブアセンブリのリードを湾曲せしめる；最後に（
３）熱圧着ボンディングブレードが押圧されるとき、そ
れぞれの外側リードにｘ−ｙ方向のスライドが生じる。
この湾曲とスライドが、基板への接着前に、外側リード
を整合位置に保つのを難しくしている。
を整合位置に保つのを難しくしている。
またリードの湾曲とスライドは、リードの接着前に、テ
ープ及びチップのサブアセンブリを検査するのも困難に
している。外側リードが整合位置から外れて湾曲するの
を防ぐためには、外側リードを基板リードへ素早く接着
する必要かある。微細な不整合などのエラーは、後の検
査と再接着によって（店正しなければならない。
ープ及びチップのサブアセンブリを検査するのも困難に
している。外側リードが整合位置から外れて湾曲するの
を防ぐためには、外側リードを基板リードへ素早く接着
する必要かある。微細な不整合などのエラーは、後の検
査と再接着によって（店正しなければならない。
これらの問題は、サブアセンブリ当りの外側リード本数
が１０−１００で、リードピッチが０゜０１２インチ（
約０．０３ｃｍ）以上のときは、（、）正管理するのが
比較的容易である。しかしながら、〜’ＬＳ＋サブアセ
ンブリは各サブアセンブリ当り１００本以上のリードを
有している。それに応して外側リードはより密に実装さ
れ、リード間のピッチはより狭い。この結果、ＶＬＳＩ
Ｔ、ｔ８サブアセンブリのテープ外側リードをパッケ
ージの基板リードに整合させ、接着するのは極めて困難
である。
が１０−１００で、リードピッチが０゜０１２インチ（
約０．０３ｃｍ）以上のときは、（、）正管理するのが
比較的容易である。しかしながら、〜’ＬＳ＋サブアセ
ンブリは各サブアセンブリ当り１００本以上のリードを
有している。それに応して外側リードはより密に実装さ
れ、リード間のピッチはより狭い。この結果、ＶＬＳＩ
Ｔ、ｔ８サブアセンブリのテープ外側リードをパッケ
ージの基板リードに整合させ、接着するのは極めて困難
である。
これは、νＬＳＩ部品の効率的な製造にとって大きな障
害となっていた。
害となっていた。
従っで、テープ及びチップサブアセンブリの導電性フィ
ンガーリードの外側リードを対応した基板リードに接着
する新規な方法が、必要とされている。この新規な方法
は、リードの密度に閏ねりなく、多数の外側リード端部
の対応した基板り一１・への正しい整合を可能とすべき
である。また新規な方法は、基板リードへ接着される前
における外側リードの湾曲を防止すべきである。さらに
、基板との整合後、サブアセンブリの即座の検査も可能
とすべきである。これは、テープリードの基板への接着
前におけろリードとの不整合を１・）正可能とする。し
かも新規な接着方法は、ボンディングツールが作仙され
テープの外側リードを基板リードに接着するとき、外側
リードかスライドするのを防ぐべきである。
ンガーリードの外側リードを対応した基板リードに接着
する新規な方法が、必要とされている。この新規な方法
は、リードの密度に閏ねりなく、多数の外側リード端部
の対応した基板り一１・への正しい整合を可能とすべき
である。また新規な方法は、基板リードへ接着される前
における外側リードの湾曲を防止すべきである。さらに
、基板との整合後、サブアセンブリの即座の検査も可能
とすべきである。これは、テープリードの基板への接着
前におけろリードとの不整合を１・）正可能とする。し
かも新規な接着方法は、ボンディングツールが作仙され
テープの外側リードを基板リードに接着するとき、外側
リードかスライドするのを防ぐべきである。
（間３点を解決するための手段）
二の発明によれば、各テープサイトが外側リードの端部
上に位置するフィルム製の外側支持リングを備えている
。各々のテープ及びチップサブアセンブリは、内側リー
ドのリング、内側支持リング、露出された外側リードの
リング、及び外側リード端部の先端に接着される外側支
持リングを有する。外側支持リングが、基板への接着前
に外側リードの端部が湾曲するのを防ぐ。
上に位置するフィルム製の外側支持リングを備えている
。各々のテープ及びチップサブアセンブリは、内側リー
ドのリング、内側支持リング、露出された外側リードの
リング、及び外側リード端部の先端に接着される外側支
持リングを有する。外側支持リングが、基板への接着前
に外側リードの端部が湾曲するのを防ぐ。
基板はサブアセンブリに対しで、まず高温で、接着性と
粘着性を持つフラックスをパッケージ基板のポンディン
グパッドに付着することよって準備が整えられる。基板
は、フラックスが接着性のままであるように加熱される
。テープ及びチップサブアセンブリが付着フラックスと
接触するようにポンディングパッド上に位置決めされ、
テープの外側リードが対応したパッケージ基板のリード
と整合される。次に、基板が冷却され、フラックスを硬
化させろ。硬１ヒしたフラックスがテープの外側支持リ
ングを基板に接合し、テープの外創り−Ｆを基板リード
と整合した状態に保つ。
粘着性を持つフラックスをパッケージ基板のポンディン
グパッドに付着することよって準備が整えられる。基板
は、フラックスが接着性のままであるように加熱される
。テープ及びチップサブアセンブリが付着フラックスと
接触するようにポンディングパッド上に位置決めされ、
テープの外側リードが対応したパッケージ基板のリード
と整合される。次に、基板が冷却され、フラックスを硬
化させろ。硬１ヒしたフラックスがテープの外側支持リ
ングを基板に接合し、テープの外創り−Ｆを基板リード
と整合した状態に保つ。
この方法は、その後比較的容易に、テープの外側リード
を基板リードへ接着するのを可能とする。
を基板リードへ接着するのを可能とする。
これに関連しで、外側支持リングが２つの機能を果たす
、第１に、外側リードを拘束し、特に外側リードが湾曲
するのを防ぐ。第２に、外側支持リングが基板に接着さ
れた後、外側リードを基板リードと整合された状態に保
持する。これによＤ、外側リードが）弯曲したＤ、ある
いは基板リードとの整合から外れろ可能性がほとんどな
いため、ボンディングの前にリードを充分に検査できる
中間の機会が与えられる。何等かの欠陥が検出されたら
、接着作業の前にそれを正す機会が得られる。
、第１に、外側リードを拘束し、特に外側リードが湾曲
するのを防ぐ。第２に、外側支持リングが基板に接着さ
れた後、外側リードを基板リードと整合された状態に保
持する。これによＤ、外側リードが）弯曲したＤ、ある
いは基板リードとの整合から外れろ可能性がほとんどな
いため、ボンディングの前にリードを充分に検査できる
中間の機会が与えられる。何等かの欠陥が検出されたら
、接着作業の前にそれを正す機会が得られる。
リードの動きが拘束されているので、発見された欠陥を
修正するミクロツールを使った作業は比較的容易である
。
修正するミクロツールを使った作業は比較的容易である
。
また外側支持リングは、ホンディングツールが作動され
て外側リードを基板リードに接着するとき１．外側リー
ドが所定の位置からスライドするのも防ぐ。
て外側リードを基板リードに接着するとき１．外側リー
ドが所定の位置からスライドするのも防ぐ。
上記の方法は特にＶＬ５１部品の製造に適する。
（実施例）
第１Ｇは、従来のテープ及びチップサブアセンブリ１０
０を示す。チップ１０２がテープ区分１０４に接着され
ている。テープ区分１０４は、下側面にエッチ形成され
た多数の導電性フィンガー１０８を有する１つの支持リ
ング１０６を備えている。各導電性フィンガーは、支持
リングの外周を越えて延びた外側リード１１０と、チッ
プ１０２の下側に位置し且つそれに接着された内側り一
ト（不図示）とを有する。外側リードは拘束されていな
いので、取り扱い中に、個々のり−トが１１２と１１４
でそれぞれ示すように湾曲したＤ、交差することがある
。このため、問いたＤ、短かったＤ、あるいは不整合の
リードについて初期の検査と修正を行わずに、リードを
基板に素早く接着する必要がある。さらに、ボンディン
グツールが作動されて外側リードを基板リードに接続す
るとき、個々のり一トが所定の位置からスライドするの
を防ぐことができない。
０を示す。チップ１０２がテープ区分１０４に接着され
ている。テープ区分１０４は、下側面にエッチ形成され
た多数の導電性フィンガー１０８を有する１つの支持リ
ング１０６を備えている。各導電性フィンガーは、支持
リングの外周を越えて延びた外側リード１１０と、チッ
プ１０２の下側に位置し且つそれに接着された内側り一
ト（不図示）とを有する。外側リードは拘束されていな
いので、取り扱い中に、個々のり−トが１１２と１１４
でそれぞれ示すように湾曲したＤ、交差することがある
。このため、問いたＤ、短かったＤ、あるいは不整合の
リードについて初期の検査と修正を行わずに、リードを
基板に素早く接着する必要がある。さらに、ボンディン
グツールが作動されて外側リードを基板リードに接続す
るとき、個々のり一トが所定の位置からスライドするの
を防ぐことができない。
第２図は、この発明によってバ・ンケージ基板１２に接
着されたテープ及びチップサブアセンブリ１０を示す、
サブアセンブリ１０は、リードテープ１４の摘出部分に
接着された半導体チップを備えている。リードテープ１
４の下側面に、複数の導電性フィンガー１６がエッチ形
成されている。
着されたテープ及びチップサブアセンブリ１０を示す、
サブアセンブリ１０は、リードテープ１４の摘出部分に
接着された半導体チップを備えている。リードテープ１
４の下側面に、複数の導電性フィンガー１６がエッチ形
成されている。
チップ１０と基板１２の間に必要な延長電気接続を形成
するのに充分な数のフィンガーが存在する。
するのに充分な数のフィンガーが存在する。
すなわち、導電性フィンガーは、半導体チップの周囲に
延びたポリイミドフィルム製の矩形状内側支持リング１
８から外側へ延びている。各導電性フィンガーは、先端
に位置した外側リード２０を有する。外側リードの端部
上に、同じくポリイミドフィルム製の矩形状外側支持リ
ング２２が位置する。外側支持リングの内周は内側支持
リングの外周から離間して位置し、外側リードの両者間
の部分２３を露出せしめる。
延びたポリイミドフィルム製の矩形状内側支持リング１
８から外側へ延びている。各導電性フィンガーは、先端
に位置した外側リード２０を有する。外側リードの端部
上に、同じくポリイミドフィルム製の矩形状外側支持リ
ング２２が位置する。外側支持リングの内周は内側支持
リングの外周から離間して位置し、外側リードの両者間
の部分２３を露出せしめる。
テープ及びチップサブアセンブリｌＯが、基板マウント
パット２４上に位置される。基板マウントバッド２４に
、パッケージの外部リード（不図示）Ｌこ接続される基
板リード２６が埋設されている。サブアセンブリｌＯは
基板上に、各外側リードが対応した基板リード上にくる
ように位置決めされる。テープ及びチップサブアセンブ
リ１０は、外側支持リング２２のコーナー３０に付着さ
れたフラックス２日によって基板に保持されている。
パット２４上に位置される。基板マウントバッド２４に
、パッケージの外部リード（不図示）Ｌこ接続される基
板リード２６が埋設されている。サブアセンブリｌＯは
基板上に、各外側リードが対応した基板リード上にくる
ように位置決めされる。テープ及びチップサブアセンブ
リ１０は、外側支持リング２２のコーナー３０に付着さ
れたフラックス２日によって基板に保持されている。
第３図に最も明瞭に示しであるように、本方法で使われ
るテープ３２は、連続状に配列された複数の個々のテー
プ区分３４を含む。導電性フィンガー１６は、個々のテ
ープ区分の下側面にエッチ形成される。内側支持リング
１８と外側支持リング２２は、テープリードの両者間の
部分２３を露出させろようにエツチングすることによっ
て形成される。中央開口３６が内側支持リングからエッ
チ形成され、各導電性フィンガーから延びた下側のテー
プリード３８を露出させる。各導電性フィンガーは内側
支持リング１８と外側支持リング２２の下側を延び、テ
ープ区分の外周に隣接して位置したテストバッド４０に
終端している。テープは、スプロケット孔４４を備えた
側辺４２を有する。
るテープ３２は、連続状に配列された複数の個々のテー
プ区分３４を含む。導電性フィンガー１６は、個々のテ
ープ区分の下側面にエッチ形成される。内側支持リング
１８と外側支持リング２２は、テープリードの両者間の
部分２３を露出させろようにエツチングすることによっ
て形成される。中央開口３６が内側支持リングからエッ
チ形成され、各導電性フィンガーから延びた下側のテー
プリード３８を露出させる。各導電性フィンガーは内側
支持リング１８と外側支持リング２２の下側を延び、テ
ープ区分の外周に隣接して位置したテストバッド４０に
終端している。テープは、スプロケット孔４４を備えた
側辺４２を有する。
半導体チップ１３が、標準的なＴＡＢマウント法によっ
て各テープ区分３４の中央開口３６内にマウントされる
。スブロケ・〉ト孔４４が設けられているので、テープ
はＴＡＢチップボンディング機（不図示）を介して機械
的に前進可能である。
て各テープ区分３４の中央開口３６内にマウントされる
。スブロケ・〉ト孔４４が設けられているので、テープ
はＴＡＢチップボンディング機（不図示）を介して機械
的に前進可能である。
チップのボンディング中、テープリード３８がチップ上
の対応したボンド地点に接続される。テストパッド４０
は、ボンディング後におけろテープ及びチップ接続のテ
ストを容易にする。ボンディングとテストの陵、テープ
及びチップサブアセンブリ１０が外側支持リング２２の
外縁に沿ってテープ３２から摘出される。
の対応したボンド地点に接続される。テストパッド４０
は、ボンディング後におけろテープ及びチップ接続のテ
ストを容易にする。ボンディングとテストの陵、テープ
及びチップサブアセンブリ１０が外側支持リング２２の
外縁に沿ってテープ３２から摘出される。
テープ及びチップサブアセンブリ１０を基板に接着する
第１の工程では、第４図に示すようにフラックス２８を
基板１２に付着する。フラックスは、外側支持リング２
２が基板と接触され且つ外側リード２０と基板リード２
６が相互に接着されない箇所で、基板上に施される。こ
の箇所は例えば、第５図に示すように、外側支持リング
のコーナー領域３０が基板上で位置する地点である。フ
ラックスの好ましい種類はロジンペースドブラックスで
、そこからブチルカルピトール及びベンジルアルコール
等の溶媒が蒸発される。この結果、１００°Ｃ以下では
硬質だが、１２０６Ｃ〜１５０°Ｃの範囲ては接着性と
粘着性を有するフラックスが得られる。フラックスは約
１２５’Ｃの温度で基板に施される。フラックスを基板
へ施すには、自動化“ボゴ（ｐｏｇｏ）ビン／リザーバ
“を使えろ（不図示）。基板は約１２５°Ｃに加熱維持
され、粘着性を有するが基板上を流動しないようにする
。
第１の工程では、第４図に示すようにフラックス２８を
基板１２に付着する。フラックスは、外側支持リング２
２が基板と接触され且つ外側リード２０と基板リード２
６が相互に接着されない箇所で、基板上に施される。こ
の箇所は例えば、第５図に示すように、外側支持リング
のコーナー領域３０が基板上で位置する地点である。フ
ラックスの好ましい種類はロジンペースドブラックスで
、そこからブチルカルピトール及びベンジルアルコール
等の溶媒が蒸発される。この結果、１００°Ｃ以下では
硬質だが、１２０６Ｃ〜１５０°Ｃの範囲ては接着性と
粘着性を有するフラックスが得られる。フラックスは約
１２５’Ｃの温度で基板に施される。フラックスを基板
へ施すには、自動化“ボゴ（ｐｏｇｏ）ビン／リザーバ
“を使えろ（不図示）。基板は約１２５°Ｃに加熱維持
され、粘着性を有するが基板上を流動しないようにする
。
次いで、テープ及びチップサブアセンブリｌＯが基板上
に置かれろ。ＴＡＢ組立法を用いで、外側リード２０が
対応した基板リード２６と整合するように、サブアセン
ブリ１０が位置決めされる。
に置かれろ。ＴＡＢ組立法を用いで、外側リード２０が
対応した基板リード２６と整合するように、サブアセン
ブリ１０が位置決めされる。
サブアセンブリ１０の正しい整合後、基板が冷却されて
フラックス２８を硬化させることによっで、外側リング
２２を正しい位置で基板に固定する。
フラックス２８を硬化させることによっで、外側リング
２２を正しい位置で基板に固定する。
そして第６図に示すように、外側リングが個々のテープ
外側リード２０を所定の位置に保持する。
外側リード２０を所定の位置に保持する。
テープ及びチップサブアセンブリ１０が基板１２にフラ
ックス接着された後、外側リード２０を検査することが
できる。外側リードは移動しないように拘束されている
ので、接着後のアセンブリを開き、長さ不足、及び漱細
な不整合について充分に検査可能である。欠陥はワーム
プローブによって補修できる。アセンブリを検査し、必
要なら補１１シた後、標準的なミクロボンディング法を
用いてテープの外側リードを基板リードに接着すること
ができる。外側リードのボンディング工程中、ボンディ
ングツールが作動されるときに、外側支持リングが外側
リードのスライドするのを防く。
ックス接着された後、外側リード２０を検査することが
できる。外側リードは移動しないように拘束されている
ので、接着後のアセンブリを開き、長さ不足、及び漱細
な不整合について充分に検査可能である。欠陥はワーム
プローブによって補修できる。アセンブリを検査し、必
要なら補１１シた後、標準的なミクロボンディング法を
用いてテープの外側リードを基板リードに接着すること
ができる。外側リードのボンディング工程中、ボンディ
ングツールが作動されるときに、外側支持リングが外側
リードのスライドするのを防く。
次いで、アセンブリはパッケージ化の最終工程へと移せ
る。
る。
（発明の効果）
この発明の整合及び接着方法は、〜’ＬＳＩ部品の製造
に特に適する。外側支持リングが、任意の数の個々の外
側リードの移動を拘束できる。テープ及びチップサブア
センブリの基板に対するフラックス接着が、検査とリー
ドボンディングの工程中、外側リードを整合状態に侃持
する。この結果、リードが密に実装される場合でも、外
側リードを基板へ接着するのに必要な作業の量が著しく
減少される。これらの特徴は、小さいスペース内に多数
のリードを有する ＶＬＳ １部品を製造するときに重
要である。
に特に適する。外側支持リングが、任意の数の個々の外
側リードの移動を拘束できる。テープ及びチップサブア
センブリの基板に対するフラックス接着が、検査とリー
ドボンディングの工程中、外側リードを整合状態に侃持
する。この結果、リードが密に実装される場合でも、外
側リードを基板へ接着するのに必要な作業の量が著しく
減少される。これらの特徴は、小さいスペース内に多数
のリードを有する ＶＬＳ １部品を製造するときに重
要である。
第１図は従来技術によるテープ及びチップサブアセンブ
リの平面図、第２図は本発明の好ましい実施例によフて
パッケージ基板上に整合されたテープ及びチップサブア
センブリの等角図、第３図は本発明の好ましい実施例に
ょろり−ドテーブの一部分の平面図、第４図は本発明の
好ましい実施６すによるテープ及びチップサブアセンブ
リのパッケージ基板に対する整合を示す分解等角図、第
５図は第２図のテープ及びチップサブアセンブリのコー
ナ一部分の拡大平面図、及び第６図は第５図の６−６線
に氾つたテープ及びチップサブアセンブリの断面図であ
る。 １０・・・テープ及びチップアセンブリ、１２・・・パ
ッケージ基板、１３・・・半導体チップ、１４・・・リ
ードテープ、 １６・・・導電性フィンガー、１８・・
・内側支持リンク、２０−−・外側リード、２２・・・
外側支持リング、２６・・・基板リード、２８・・・接
着物質（フラックス）、３０・・・コーナー、３２・・
・テープ、３４・・・テープ区分、３６・・・中央開口
。 図面の１会・、高音に変更なし） ＦＩＧ、５ ＦＩＧ、６昭和
年 月 日 ３、補正をする者 事件との関係 出願人 名 称 ディジタル イクイプメントコーポレー
ション ４、代理人
リの平面図、第２図は本発明の好ましい実施例によフて
パッケージ基板上に整合されたテープ及びチップサブア
センブリの等角図、第３図は本発明の好ましい実施例に
ょろり−ドテーブの一部分の平面図、第４図は本発明の
好ましい実施６すによるテープ及びチップサブアセンブ
リのパッケージ基板に対する整合を示す分解等角図、第
５図は第２図のテープ及びチップサブアセンブリのコー
ナ一部分の拡大平面図、及び第６図は第５図の６−６線
に氾つたテープ及びチップサブアセンブリの断面図であ
る。 １０・・・テープ及びチップアセンブリ、１２・・・パ
ッケージ基板、１３・・・半導体チップ、１４・・・リ
ードテープ、 １６・・・導電性フィンガー、１８・・
・内側支持リンク、２０−−・外側リード、２２・・・
外側支持リング、２６・・・基板リード、２８・・・接
着物質（フラックス）、３０・・・コーナー、３２・・
・テープ、３４・・・テープ区分、３６・・・中央開口
。 図面の１会・、高音に変更なし） ＦＩＧ、５ ＦＩＧ、６昭和
年 月 日 ３、補正をする者 事件との関係 出願人 名 称 ディジタル イクイプメントコーポレー
ション ４、代理人
Claims (1)
- 【特許請求の範囲】 １、リードテープ及び半導体チップのサブアセンブリを
パッケージ基板に接着する方法で、前記リードテープが
チップへ電気的に接続される複数の導電性フィンガーを
有し、各導電性フィンガーが、チップより先へ突き出て
位置し且つパッケージ基板上の特定の基板リードと接着
される外側リードを有するものにおいて： Ａ、個々の外側リードの移動を拘束するように、テープ
外側リードの外端上に位置し且つそこに接着されたテー
プ外側支持リングを前記テープ及びチップサブアセンブ
リに設ける工程； Ｂ、個々のテープ外側リードが対応したパッケージ基板
リードと整合されるように、前記テープ及びチップサブ
アセンブリを基板上に位置決めする工程；及び Ｃ、整合された前記サブアセンブリのテープ外側リード
の運動を拘束するように、前記外側支持リングを基板に
接着する工程；を含む方法。 ２、前記テープ外側支持リングと基板との間に少なくと
も１つの選択箇所で接着物質を施すことによって、前記
テープ外側支持リングが基板に接着される特許請求の範
囲第１項の方法。 ３、前記接着物質がフラックスで、該フラックスが第１
の温度で硬質だが、第１の温度より高い第２の温度で接
着性と粘着性を有し、更に前記テープ外側支持リングが
： Ａ、前記第２の温度に加熱されたフラックスを、外側支
持リングが基板上で位置されるべき基板上の少なくとも
１つの箇所に付着する工程； Ｂ、前記基板を前記第２の温度に加熱し、フラックスが
接着性と粘着性を持つようにする工程； Ｃ、前記テープ外側リードが対応したパッケージ基板リ
ードと整合され、前記外側支持リングが付着フラックス
と接するように、前記テープ及びチップサブアセンブリ
を位置決めする工程；及び Ｄ、前記基板を前記第１の温度に冷却してフラックスを
硬化させ、前記テープ及びチップサブアセンブリを基板
に接着する工程； によって基板に接着される特許請求の範囲第２項の方法
。 ４、前記テープ外側支持リングとパッケージ基板との間
でフラックスが施される選択箇所が、パッケージ基板リ
ード及びテープ外側リードを含まない特許請求の範囲第
２項の方法。 ５、前記外側支持リングが多角形で、前記テープ外側リ
ードがコーナーを有する多角形のそれらコーナーから離
れており、前記多角形の少なくとも１つのコーナーがフ
ラックスの付着位置である特許請求の範囲第４項の方法
。 ６、前記フラックスがロジンペーストフラックスで、そ
の溶媒が除去される特許請求の範囲第３項の方法。 ７、半導体チップをパッケージ基板へ電気的に接続する
ためのリードテープ区分で、テープが半導体チップ上の
ボンド地点をパッケージ基板上の基板リードへ電気的に
接続するための複数の導電性フィンガーを有するものに
おいて： Ａ、各導電性フィンガーが、半導体チップのボンド地点
に接着される内側リードと、該内側リードより先へ突き
出て位置し基板リードに接着される外側リードとを有す
る； Ｂ、前記内側リードと外側リードとの間で前記導電性フ
ィンガー上に位置する内側支持リングで、該内側支持リ
ングが半導体チップを受け入れる中心開口を有し、前記
内側リードが該中心開口内に延びている；及び Ｃ、個々の外側リードの動きを拘束する拘束手段；を備
えたリードテープ区分。 ８、前記拘束手段が、前記内側支持リングから離間した
外側リードの端部上に位置する外側支持リングを前記テ
ープに設けることからなる特許請求の範囲第７項のリー
ドテープ区分。 ９、前記外側支持リングの少なくとも１箇所が外側リー
ドを含んでいない特許請求の範囲第８項のリードテープ
区分。 １０、複数のリードテープ区分が一体状に取り付けられ
てテープを形成し、該テープが自動ボンディング機を通
って処理され半導体チップを各テープ区分に接着する特
許請求の範囲第７項のリードテープ区分。 １１、前記外側リード拘束手段がパッケージ基板に接着
される特許請求の範囲第７項のリードテープ区分。 １２、前記外側支持リングが複数のコーナー領域を有す
る多角形状である特許請求の範囲第８項のリードテープ
区分。 １３、前記外側リードが前記外側支持リングの少なくと
も１つのコーナー領域から離れている特許請求の範囲第
１２項のリードテープ区分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90078986A | 1986-08-27 | 1986-08-27 | |
| US900789 | 1986-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114226A true JPS63114226A (ja) | 1988-05-19 |
| JPH0454379B2 JPH0454379B2 (ja) | 1992-08-31 |
Family
ID=25413083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214115A Granted JPS63114226A (ja) | 1986-08-27 | 1987-08-27 | 外側リ−ドテ−プ自動接着方式 |
Country Status (10)
| Country | Link |
|---|---|
| EP (1) | EP0259222B1 (ja) |
| JP (1) | JPS63114226A (ja) |
| KR (1) | KR880003422A (ja) |
| CN (1) | CN87106380A (ja) |
| AT (1) | ATE87397T1 (ja) |
| AU (1) | AU596443B2 (ja) |
| BR (1) | BR8705103A (ja) |
| CA (1) | CA1281435C (ja) |
| DE (1) | DE3784987T2 (ja) |
| IN (1) | IN171404B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113257769A (zh) * | 2020-02-10 | 2021-08-13 | 台达电子工业股份有限公司 | 封装结构 |
Families Citing this family (10)
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| US5099392A (en) * | 1990-04-02 | 1992-03-24 | Hewlett-Packard Company | Tape-automated bonding frame adapter system |
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| GB2257827B (en) * | 1991-07-17 | 1995-05-03 | Lsi Logic Europ | Support for semiconductor bond wires |
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| EP0213014B1 (en) * | 1985-07-23 | 1990-09-19 | Fairchild Semiconductor Corporation | Semiconductor chip package configuration and method for facilitating its testing and mounting on a substrate |
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-
1987
- 1987-08-25 IN IN750/DEL/87A patent/IN171404B/en unknown
- 1987-08-26 EP EP87401933A patent/EP0259222B1/en not_active Expired - Lifetime
- 1987-08-26 AU AU77434/87A patent/AU596443B2/en not_active Ceased
- 1987-08-26 CA CA000545377A patent/CA1281435C/en not_active Expired - Fee Related
- 1987-08-26 BR BR8705103A patent/BR8705103A/pt unknown
- 1987-08-26 DE DE87401933T patent/DE3784987T2/de not_active Expired - Fee Related
- 1987-08-26 KR KR870009334A patent/KR880003422A/ko not_active Application Discontinuation
- 1987-08-26 AT AT87401933T patent/ATE87397T1/de active
- 1987-08-27 JP JP62214115A patent/JPS63114226A/ja active Granted
- 1987-08-27 CN CN198787106380A patent/CN87106380A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113257769A (zh) * | 2020-02-10 | 2021-08-13 | 台达电子工业股份有限公司 | 封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN87106380A (zh) | 1988-06-08 |
| AU7743487A (en) | 1988-03-03 |
| AU596443B2 (en) | 1990-05-03 |
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| BR8705103A (pt) | 1988-04-26 |
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