JPS63106986A - メモリｉｃ - Google Patents
メモリｉｃInfo
- Publication number
- JPS63106986A JPS63106986A JP61254104A JP25410486A JPS63106986A JP S63106986 A JPS63106986 A JP S63106986A JP 61254104 A JP61254104 A JP 61254104A JP 25410486 A JP25410486 A JP 25410486A JP S63106986 A JPS63106986 A JP S63106986A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cell array
- ram
- rom
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 abstract description 4
- 238000003491 array Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリＩＣの内部構成に関するものである。
第３図は従来のメモリＩＣを示す構成図であり、現在市
販されているＲＯＭ （読出し専用メモリ）内蔵のもの
である。第３図において、１はＲＯＭセルアレイ、２は
入力されるコントロール信号ａによってＲＯＭセルアレ
イ１を制御するコントロール部、３は入力されるアドレ
ス信号すによってアドレスを指定するためのアドレスデ
コーダである。
販されているＲＯＭ （読出し専用メモリ）内蔵のもの
である。第３図において、１はＲＯＭセルアレイ、２は
入力されるコントロール信号ａによってＲＯＭセルアレ
イ１を制御するコントロール部、３は入力されるアドレ
ス信号すによってアドレスを指定するためのアドレスデ
コーダである。
第４図は他の従来のメモリＩＣを示す構成図であり、現
在市販されているＲＡＭ （読出し・書込み両用メモリ
）内蔵のものである。第４図において、４はＲＡＭセル
アレイ、５は入力されるコントロール信号ａによってＲ
ＡＭセルアレイ４を制御するコントロール部、６は入力
されるアドレス信号すによってアドレスを指定するため
のアドレスデコーダである。
在市販されているＲＡＭ （読出し・書込み両用メモリ
）内蔵のものである。第４図において、４はＲＡＭセル
アレイ、５は入力されるコントロール信号ａによってＲ
ＡＭセルアレイ４を制御するコントロール部、６は入力
されるアドレス信号すによってアドレスを指定するため
のアドレスデコーダである。
次に動作について説明する。第３図に示すメモリＩＣに
おいては、コントロール部２に入力される外部からの制
御信号ａによって、アドレスデコーダ３によって指定さ
れたセルアレイ１のＲＯＭセルの内容が読出しデータＣ
として読み出される。
おいては、コントロール部２に入力される外部からの制
御信号ａによって、アドレスデコーダ３によって指定さ
れたセルアレイ１のＲＯＭセルの内容が読出しデータＣ
として読み出される。
また、第４図に示すメモリＩＣにおいては、コントロー
ル部５に入力される外部からの制御信号ａによって、ア
ドレスデコーダ６によって指定されたセルアレイ４のＲ
ＡＭセルの内容が読出しデータＣとして読み出され、あ
るいはそのＲＡＭセルに書込みデータｄとして書き込ま
れる。ＲＯＭの特徴は、電源が切れても記憶データを保
持するが読出ししかできないことである。これに対しＲ
ＡＭの特徴は、読出し・書込みの両方が可能であるが電
源が切れると内容が不定となることである。
ル部５に入力される外部からの制御信号ａによって、ア
ドレスデコーダ６によって指定されたセルアレイ４のＲ
ＡＭセルの内容が読出しデータＣとして読み出され、あ
るいはそのＲＡＭセルに書込みデータｄとして書き込ま
れる。ＲＯＭの特徴は、電源が切れても記憶データを保
持するが読出ししかできないことである。これに対しＲ
ＡＭの特徴は、読出し・書込みの両方が可能であるが電
源が切れると内容が不定となることである。
これらはそれぞれの用途によって使い分けられている。
従来のメモリＩＣでは、ＲＯＭまたはＲＡＭが分けられ
ていたため、マイクロコンピュータのシステムを構成す
るにはＲＯＭ内蔵のメモリＩＣとＲＡＭ内蔵のメモリＩ
Ｃとを最小１つずつ含まなければならなかった。このた
め、基板上の実装密度が低下し、コスト高になるという
欠点があった。
ていたため、マイクロコンピュータのシステムを構成す
るにはＲＯＭ内蔵のメモリＩＣとＲＡＭ内蔵のメモリＩ
Ｃとを最小１つずつ含まなければならなかった。このた
め、基板上の実装密度が低下し、コスト高になるという
欠点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、１つのメモリＩＣでＲＯＭとＲ
ＡＭの両方の機能を得ることにある。
の目的とするところは、１つのメモリＩＣでＲＯＭとＲ
ＡＭの両方の機能を得ることにある。
このような目的を達成するために本発明は、読出し専用
のＲＯＭセルアレイと、読出し・書込みの両方が可能な
ＲＡＭセルアレイとをメモリＩＣに設けるようにしたも
のである。
のＲＯＭセルアレイと、読出し・書込みの両方が可能な
ＲＡＭセルアレイとをメモリＩＣに設けるようにしたも
のである。
本発明のメモリＩＣにおいては、実装密度が向上し、コ
ストが低減される。
ストが低減される。
本発明に係わるメモリＩＣの一実施例を第１図に示す、
第１図において、７はメモリＩＣｌ３はメモリＩＣ７に
内蔵されたＲＯＭのメモリセルアレイ、９はメモリＩＣ
７に内蔵されたＲＡＭのメモリセルアレイ、１０はメモ
リセルアレイ８，９の読出しおよびメモリセルアレイ９
の書込みを制御するコントロール部、１１はメモリセル
アレイ８．９のアドレスを指定するためのアドレスデコ
ーダである。
第１図において、７はメモリＩＣｌ３はメモリＩＣ７に
内蔵されたＲＯＭのメモリセルアレイ、９はメモリＩＣ
７に内蔵されたＲＡＭのメモリセルアレイ、１０はメモ
リセルアレイ８，９の読出しおよびメモリセルアレイ９
の書込みを制御するコントロール部、１１はメモリセル
アレイ８．９のアドレスを指定するためのアドレスデコ
ーダである。
次にメモリＩＣ７の動作について説明する。第４図はメ
モリセルアレイ８．９のマツプの実施例を示すメモリ領
域指定図である。第４図のマツプは、メモリＩＣ７が容
量８にバイトのＲＯＭおよび容１２にバイトのＲＡＭを
内蔵している場合を示す。この場合、００００ＭからＩ
ＦＦＦＮ番地をアクセスした際には自動的にＲＯＭ ？
ｉｌ域が指定される。また、２００ ＯＮ番地から２７
ＦＦＮ番地をアクセスした際には自動的にＲＡ Ｍ ６
ｉ域が指定される。これらのアクセスは、メモリＩＣ７
の割り付けられる番地によって変更できる。なお、００
００Ｉ４等に示す添字Ｈは１６進数の数字であることを
表わす。
モリセルアレイ８．９のマツプの実施例を示すメモリ領
域指定図である。第４図のマツプは、メモリＩＣ７が容
量８にバイトのＲＯＭおよび容１２にバイトのＲＡＭを
内蔵している場合を示す。この場合、００００ＭからＩ
ＦＦＦＮ番地をアクセスした際には自動的にＲＯＭ ？
ｉｌ域が指定される。また、２００ ＯＮ番地から２７
ＦＦＮ番地をアクセスした際には自動的にＲＡ Ｍ ６
ｉ域が指定される。これらのアクセスは、メモリＩＣ７
の割り付けられる番地によって変更できる。なお、００
００Ｉ４等に示す添字Ｈは１６進数の数字であることを
表わす。
なお、上記実施例では、メモリＩＣＴ内のＲＯＭ９］域
とＲＡ Ｍ ９１域の番地をリニアに割り付けた例を示
したが、ＲＯＭｊ３Ｊ［域をアクセスする場合のチップ
セレクト入力端子とＲＡ Ｍ ９Ｍ域をアクセスする場
合のチップセレクト入力端子を別個に設けることによっ
て、ＲＯＭとＲＡＭの番地割付けを異なる領域に設けて
もよい。
とＲＡ Ｍ ９１域の番地をリニアに割り付けた例を示
したが、ＲＯＭｊ３Ｊ［域をアクセスする場合のチップ
セレクト入力端子とＲＡ Ｍ ９Ｍ域をアクセスする場
合のチップセレクト入力端子を別個に設けることによっ
て、ＲＯＭとＲＡＭの番地割付けを異なる領域に設けて
もよい。
以上説明したように本発明は、読出し専用のＲＯＭセル
アレイと、読出し・書込みの両方が可能なＲＡ Ｍセル
アレイとを設けたことにより、１つのメモリＩＣでＲＯ
ＭとＲＡＭの両方の機能を得ることができるので、メモ
リＩＣのコストを低減することができ、基板上の実装密
度を向上させることができる効果がある。
アレイと、読出し・書込みの両方が可能なＲＡ Ｍセル
アレイとを設けたことにより、１つのメモリＩＣでＲＯ
ＭとＲＡＭの両方の機能を得ることができるので、メモ
リＩＣのコストを低減することができ、基板上の実装密
度を向上させることができる効果がある。
第１図は本発明に係わるメモリＩＣの一実施例を示す構
成図、第２図はそのメモリセルアレイのマツプを示すメ
モリ領域指定図、第３図および第４図は従来のメモリＩ
Ｃを示す構成図である。 ７・・・メモリＩＣ，８・・・ＲＯＭセルアレイ、９・
・・ＲＡＭセルアレイ、１０・・・コントロール部、１
１・・・アドレスデコーダ。
成図、第２図はそのメモリセルアレイのマツプを示すメ
モリ領域指定図、第３図および第４図は従来のメモリＩ
Ｃを示す構成図である。 ７・・・メモリＩＣ，８・・・ＲＯＭセルアレイ、９・
・・ＲＡＭセルアレイ、１０・・・コントロール部、１
１・・・アドレスデコーダ。
Claims (1)
- 読出し専用のＲＯＭセルアレイと、読出し・書込みの
両方が可能なＲＡＭセルアレイとを備えたことを特徴と
するメモリＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254104A JPS63106986A (ja) | 1986-10-23 | 1986-10-23 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254104A JPS63106986A (ja) | 1986-10-23 | 1986-10-23 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63106986A true JPS63106986A (ja) | 1988-05-12 |
Family
ID=17260277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254104A Pending JPS63106986A (ja) | 1986-10-23 | 1986-10-23 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106986A (ja) |
-
1986
- 1986-10-23 JP JP61254104A patent/JPS63106986A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3273068B2 (ja) | システムメモリ及び該メモリを内蔵したマイクロコンピュータ | |
| JPS63106986A (ja) | メモリｉｃ | |
| JP3049710B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS5892054A (ja) | プログラマブル・チツプ・イネ−ブル回路 | |
| JPS6211751B2 (ja) | ||
| JP2680013B2 (ja) | プログラマブルコントローラの外部入出力制御回路 | |
| JPH05241946A (ja) | Ｒｏｍ内蔵ランダムアクセスメモリ装置 | |
| JP3336624B2 (ja) | 評価用データ処理半導体装置のアクセス対象選択回路 | |
| JPH05303897A (ja) | 半導体装置 | |
| JPH01224853A (ja) | メモリ制御装置 | |
| KR100526531B1 (ko) | 메모리장치의 어드레스 디코딩회로 | |
| JPH03191487A (ja) | シングルチップマイクロコンピュータ | |
| KR100437608B1 (ko) | 데이터를 패킷 단위로 제어하는 램버스 디램 | |
| JPH0713859B2 (ja) | マルチポートメモリ装置 | |
| JPH01154392A (ja) | メモリ回路 | |
| KR850000710B1 (ko) | 일정번지수 영역을 공통으로 사용하는 다수 메모리뱅크 시스템 | |
| JPS6242308B2 (ja) | ||
| JPS6210742A (ja) | マイクロコンピユ−タ | |
| JPH06337847A (ja) | マルチプロセッサ装置 | |
| JPH01171189A (ja) | 半導体記憶装置 | |
| JPS61136396U (ja) | ||
| JPH0481986A (ja) | プログラマブルｒｏｍ内蔵マイクロコンピュータ | |
| JPS623699U (ja) | ||
| JPH03273599A (ja) | 電気書き込み型読み出し専用メモリ | |
| JPS63103152U (ja) |