JPS6310677B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタルサーボ方式を採用したブ
ラシレスモータの制御装置に関するものである。

従来、ブラシレスモータ例えばホールモータの
制御装置としてアナログ方式のサーボ系が多く用
いられているが、かかるアナログ方式のものは回
路での損失およびこの損失による発熱が比較的大
きく安定性の面で劣る傾向があつた。

この発明は上記の問題点を解決するためになさ
れたもので、デイジタルサーボ方式を用いること
により極めて安定した制御が得られるブラシレス
モータの制御装置を提供することを目的とする。

以下、この発明の一実施例を図面に従い説明す
る。

第１図において１０１はブラシレスモータ例え
ばホールモータで、このホールモータ１０１は第
２図に示すようにマグネツトにて形成された回転
ロータ１０２とこれに対応するステータ１０３を
有し、ステータ１０３には例えば４極の相１０
４，１０５，１０６，１０７を構成し、夫々各巻
線１０８，１０９，１１０，１１１を巻装してい
る。そして、ロータ１０２の回転軸を中心に90゜
の位相に相当する相、図示例では相１０４と１０
７に磁電変換素子例えばホール素子１１２，１１
３を設けている。

このホール素子１１２，１１３はロータ１０２
の回転検出信号を発生するもので、ロータ１０２
の中間位置つまりＮ極とＳ極の中間位置にあると
き出力電圧が直流的にOVになるように直流バイ
アスが与えられており、ロータ１０２の回転にし
たがいOVを中心に正負方向に正弦波状の信号を
発生するようにしている。

ホール素子１１２の出力信号は電圧比較器３，
５の比較入力に、ホール素子１１３の出力信号は
電圧比較器４，６の比較入力に夫々供給されてい
る。また、電圧比較器３，４は電圧比較入力とし
て抵抗７，８で分割された電圧が供給され、電圧
比較器５，６は電圧比較入力として抵抗９，１０
で分割された電圧が供給されている。

これら電圧比較器３，４，５，６は所謂スライ
サーを構成したもので電圧比較器３，４は抵抗
７，８により電圧＋Ｅ，−Ｅを分割して作られる
正側のスライスレベルを設定し、電圧比較器５，
６は抵抗９，１０により電圧＋Ｈ，−Ｅを分割し
て作られる負側のスライスレベルを設定してい
る。

この状態を第３図により説明すると、図中ａは
ホール素子１１２の出力電圧、同図ｂはホール素
子１１３の出力電圧である。また、図中Ａ１は電
圧比較器３に設定される正側スライスレベル、Ａ
２は電圧比較器４に設定される正側スライスレベ
ル、Ｂ１は電圧比較器５に設定される負側スライ
スレベル、Ｂ２は電圧比較器６に設定される負側
スライスレベルである。

これによりホール素子１１２，１１３の夫々出
力電圧が上記のスライスレベルＡ１，Ｂ１および
Ａ２，Ｂ２を越えると同図ｃ乃至ｆに示すように
夫々の位相が順次遅延する４相の正パルス出力が
発生することになる。

電圧比較器３，４，５，６より発生されるパル
ス出力はパルス発生器１１，１２，１３，１４に
夫々与えられ、これらパルス発生器１１，１２，
１３，１４をトリガーしている。このときのトレ
ガー点は第３図ｃ乃至ｆに示す出力パルスの立上
り時点である。この場合、パルス発生器１１，１
２，１３，１４には抵抗、コンデンサ、トランジ
スタを有する微分増幅器を用いている。これによ
りパルス発生器１１，１２，１３，１４にはパル
ス幅の充分小さい（例えば約1μsec）パルス出力
が発生し、この出力はノア回路１５に与えられ
る。

この状態を第４図に示している。すなわち第４
図ａ乃至ｄは電圧比較器３，４，５，６の出力パ
ルス、ｅ乃至ｈはパルス発生器１１，１２，１
３，１４の出力パルスおよびｉはノア回路１５の
出力パルスである。この場合のノア回路１５の出
力パルスは各相の切換わり点に同期したものにな
る。

ノア回路１５の出力パルスは遅延回路１６にて
遅延されリセツト出力としてカウンタ１７に与え
られる。ここで遅延回路１６は集中定数形の遅延
線を使用しており、遅延時間はカウンタ１７が誤
動作しないように上記ノア回路１５の出力パルス
とオーバラツプしない程度にしている。またカウ
ンタ１７はＮビツトつまりＮ段のフリツプフロツ
プ１７１，１７２，…１７ｎを有するもので、上
記遅延回路１６のリセツト出力によりリセツトす
ることにより分周器１９を介して与えられるクロ
ツク発生器１８のクロツク信号を減算計数するよ
うにしている。この場合、クロツク発生器１８は
水晶発振器を用いており2MHz程度のクロツク信
号を発生し、また分周器１９はこのクロツク信号
の周波数を1/2程度に分周している。（この分周器
１９は必ずしも用いなくてもよい。） この状態を第５図に示している。すなわち、第
５図ａはノア回路１５の出力パルス、同図ｂは遅
延回路１６の遅延出力、同図ｃはカウンタ１７の
計数内容をアナログ的に示したものである。

このようにしてカウンタ１７はカウント動作を
繰返すが、この場合リセツトされる直前のカウン
ト内容つまり第５図中符号Ａで示す計数レベルは
分周器１９の出力周波数が一定なのでリセツトパ
ルスの周期つまりモータ１０１の回転周波数の変
化により変わることになる。

一方、カウンタ１７の出力はラツチ回路２０
１，２０２，…２０ｎのデータ入力として与えら
れ上記ノア回路１５の出力パルスのタイミングで
書き込まれる。この場合ノア回路１５の出力は第
５図ａに示すように同図ｂに示すリセツト出力に
対して進み状態にあるので結果としてカウンタ１
７のリセツト直前の計数内容がラツチ回路２０
１，２０２，…２０ｎに書き込されることにな
る。この状態を第５図ｄに示している。すなわち
同図ｄはラツチ回路２０１，２０２，…２０ｎの
記憶内容をアナログ的に示しているが、仮にモー
タ１０１の回転周波数が急激に変動すると同図Ｃ
に示すように記憶されるデータも変化することに
なる。勿論このデータの書き込みと同時にそれま
でのデータは消されて更新される。第５図中Ｂは
カウンタ１７の計数飽和点を示しており、モータ
１０１の回転数が低下してリセツトパルスの周期
が長くなるとレベルＢまで達するが、通常動作レ
ベル（通常回転数）はレベルＢの1/2の領域で用
いられる。

ラツチ回路２０１，２０２，…２０ｎの記憶内
容は比較器２１の一方の比較入力として与えられ
る。この比較器２１には他方の比較入力としてカ
ウンタ２２の出力データが与えられている。この
カウンタ２２はＮビツトつまりＮ段のフリツプフ
ロツプ２２１，２２２，…２２ｎを有するもの
で、後述するインバータ２４の出力によりリセツ
トされつつ上記クロツク発生器１８のクロツク信
号を直接計数するようにしている。

これにより比較器２１はラツチ回路２０１，２
０２，…２０ｎのラツチ内容とカウンタ２２の計
数内容が一致すると出力を発生し例えば出力レベ
ルを“１”から“０”に切換える。この比較器２
１の出力によりＲ―Ｓフリツプフロツプ２３がリ
セツトされる。このフリツプフロツプ２３はノア
回路１５の出力がインバータ２５を介してプリセ
ツト入力として与えられる。

この動作を第６図により更に説明すると、同図
ｃにカウンタ２２の計数内容をアナログ的に示す
が、このとき計数するクロツク信号の周波数はカ
ウンタ１７が計数する分周器１９の出力周波数の
２倍であるので計数傾斜も第５図ｃのものに比べ
２倍（符号は逆）になつている。そして、このカ
ウンタ２２の計数内容が第６図ｂに示すラツチ回
路２０１，２０２，…２０ｎの出力データに等し
くなると、比較器２１より第６図ｄに示す出力が
発生し、この出力によりＲ―Ｓフリツプフロツプ
２３が第６図ｅに示すようにリセツトされる。こ
のフリツプフロツプ２３の出力はインバータ２４
により反転され上記カウンタ２２をリセツトして
いる。また、このフリツプフロツプ２３は同図ａ
に示すインバータ２５の出力によりプリセツトさ
れる。

以上の動作によりＲ―Ｓフリツプフロツプ２３
の出力パルスの立上り側がモータ１０１の回転周
波数の変動により位相変調されることになり第６
図ｅに示すようにパルス幅Ｂが変化する。Ｒ―Ｓ
フリツプフロツプ２３の出力はアンド回路２６，
２７，２８，２９のアンド入力として与えられ
る。このアンド回路２６，２７，２８，２９の他
方のアンド入力には上記電圧比較器３，４，５，
６で作られた４相のパルスが与えられている。こ
れによりアンド回路２６，２７，２８，２９の出
力には各相のタイミングに対応したＲ―Ｓフリツ
プフロツプ２３の出力がゲートされ生じることに
なる。この状態を第７図に示している。すなわち
第７図ａはＲ―Ｓフリツプフロツプ２３の出力パ
ルス、同図ｂ乃至ｅは電圧比較器３，４，５，６
の出力パルス、同図ｆ乃至ｉはアンド回路２６，
２７，２８，２９の出力パルスである。

アンド回路２６，２７，２８，２９の各出力パ
ルスは抵抗３０，３１，３２，３３を通してトラ
ンジスタ３４，３５，３６，３７のベースに与え
られる。

これにより、各トランジスタ３４，３５，３
６，３７のオン時間が制御されモータ１０１の各
極巻線１０８，１０９，１１０，１１１に夫々電
流が供給される。第６図ｅ中Ｂで示すようにＲ―
Ｓフリツプフロツプ２３の出力パルス幅が変化し
て通電開始のタイミングが制御されるので、この
結果モータ１０１の回転周波数が制御される。

ここで、モータ１０１の各極巻線１０８，１０
９，１１０，１１１に供給される電流の供給開始
時間（第７図ｆ，ｇ，ｈ，ｉのパルスの立上り時
点）が変化することによりモータ１０１の回転周
波数が変化できることを第９図により説明する。
いま、通電開始時間が早い場合は第９図ａに示す
ロータ１０２の位置においてステータ１０３側の
巻線１０８に通電され回転力を与えるが、通電開
始時間が遅れると同図ｂに示すようにロータ１０
２が巻線１０８に接近しないと通電しないことに
なる。このことは一定負荷のもとにおいては回転
トルクが小さくなることを意味するので回転周波
数も低下することになる。

また、モータ１０１の回転周波数の変化による
各部の動作波形を第８図により説明すると、いま
モータ１０１の低速時はラツチ回路２０１，２０
２，…２０ｎのラツチ出力をA′とすると同図ａ
に示すカウンタ２２の計数内容がB′点で上記ラ
ツチ出力A′と一致するので比較器２１は同図ｂ
の出力を発生する。一方モータ１０１の高速時に
はラツチ出力はA″となるのでカウンタ２２の計
数内容は今度はB″で上記ラツチ出力A″と一致す
るようになり比較器２１より同図b′の出力が発生
する。これにより比較器２１の出力が与えられる
Ｒ―Ｓフリツプフロツプ２３の出力は同図ｃに示
すようにパルスの立上りがモータ１０１の回転周
波数の変動により位相変調される。この結果、モ
ータ回転周波数が低いときは各巻線１０８，１０
９，１１０，１１１に対する通電開始タイミング
が早められる結果トルクが高められるように動作
し、逆に回転周波数が高いときは通電開始タイミ
ングが遅くなる結果トルクを低めるように動作す
るので最終的には第８図のレベルＡに一致する動
作点Ｂに引き込まれることになる。

ここで、負帰還ループ系の利得はカウンタ１７
のビツト数（段数）に反比例するが、ビツト数Ｎ
の値は多い方が分解能が向上し、逆に小さすぎる
と分解能が低下して微少なジツターの補正能力が
低下する。このことはクロツク周波数についても
同じことが言える。また、第８図の動作点Ｂにカ
ウンタ２２の計数内容を保持させるためには上述
の実施例のように分周器１９を設けカウンタ１７
が計数するクロツク周波数をカウンタ２２が計数
するクロツク周波数の1/2またはこれに近い値に
する必要がある。

従つて、このような構成によればアナログ系を
含まず全てデイジタル的な信号処理によつてホー
ルモータの回転周波数を制御できるので、回路に
よる損失およびこの損失による発熱を従来のアナ
ログ方式のものに比べ充分小さくでき安定した制
御が得られ、しかもLSI化にも適しており小形化
を図ることができる。

以上述べたように、この発明によればデイジタ
ルサーボ方式を用いることにより極めて安定した
制御が得られるブラシレスモータの制御装置を提
供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図は同実施例に用いられるホールモータ
の概略的構成図、第３図乃至第８図は同実施例を
説明するための波形図、第９図は同実施例を説明
するための図である。 １０１…ホールモータ、１０２…ロータ、１０
３…スチータ、１０４〜１０７…相、１０８〜１
１１…巻線、１１２，１１３…ホール素子、３〜
６…電圧比較器、７〜１０…抵抗、１１〜１４…
パルス発生器、１５…ノア回路、１６…遅延回
路、１７，２２…カウンタ、１８…クロツク発生
器、１９…分周器、２０１〜２０ｎ…ラツチ回
路、２１…比較器、２３…Ｒ―Ｓフリツプフロツ
プ、２４，２５…インバータ、２６〜２９…アン
ド回路、３０〜３３…抵抗、３４〜３７…トラン
ジスタ。

Claims (1)

【特許請求の範囲】
1. １ ブラシレスモータのロータの回動位置に対応
   する回転信号を発生する手段と、第１の定常周波
   数のクロツク信号を所定のリセツト値から減算ま
   たは加算計数する第１のカウンタと、上記回転信
   号により上記第１のカウンタをリセツトするとと
   もにこのリセツト直前の計数内容を記憶する手段
   と、上記第１の定常周波数とは異なる第２の定常
   周波数のクロツク信号を加算または減算計数する
   第２のカウンタと、上記記憶内容と上記第２のカ
   ウンタの内容を比較し両者の一致により上記第２
   のカウンタをリセツトするとともにこの一致出力
   と上記回転信号とに基づいて形成される信号によ
   り上記モータの各極巻線に供給する電流の通電タ
   イミングを制御する手段とを具備したことを特徴
   とするブラシレスモータの制御装置。