JPS6310242A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6310242A JPS6310242A JP61154178A JP15417886A JPS6310242A JP S6310242 A JPS6310242 A JP S6310242A JP 61154178 A JP61154178 A JP 61154178A JP 15417886 A JP15417886 A JP 15417886A JP S6310242 A JPS6310242 A JP S6310242A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- input
- signal
- processing
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は外部信号により割込みを発生する割込み機能を
備えた制御装置に関するものである。
備えた制御装置に関するものである。
[従来の技術]
従来、外部信号よりの割込み信号により割込みを発生す
るマイクロプロセッサ(MPU)等では、割込み信号の
ノイズによって大きな影響をうける。即ち、本来の割込
み信号でないスパイクノイズ等が割込み信号としてMP
Uの割込み入力端子に入力されると、MPUは通常の割
込み信号と判断して割込み処理ルーチンを実行してしま
い。
るマイクロプロセッサ(MPU)等では、割込み信号の
ノイズによって大きな影響をうける。即ち、本来の割込
み信号でないスパイクノイズ等が割込み信号としてMP
Uの割込み入力端子に入力されると、MPUは通常の割
込み信号と判断して割込み処理ルーチンを実行してしま
い。
MPUがIIJ御している装置等の誤動作の原因となっ
ていた。
ていた。
[発明が解決しようとする問題点]
本発明は上記従来例に鑑みなされたもので、MPUの割
込み入力端子にノイズが入力されても割込み処理を実行
しないようにした制御装置を提供することを目的とする
。
込み入力端子にノイズが入力されても割込み処理を実行
しないようにした制御装置を提供することを目的とする
。
[問題点を解決するための手段]
上記目的を達成するための本発明の制御装置は以下の様
なオミ成から成る。
なオミ成から成る。
即ち、割込み信号の入力端子を有する制御装置において
、前記割込み信号を人力する人力手段と、割込み発生時
前記入力手段により前記割込み信号のレベルを検出して
割込み処理を実行するかどうかを判断する判断手段とを
備える。
、前記割込み信号を人力する人力手段と、割込み発生時
前記入力手段により前記割込み信号のレベルを検出して
割込み処理を実行するかどうかを判断する判断手段とを
備える。
[作用]
以上の構成において、割込み発生時、割込み信号のレベ
ルを検出して割込み処理を実行するかどうかを判断し、
所定の割込み信号でなければ割込み処理を実行しないよ
うに動作する。
ルを検出して割込み処理を実行するかどうかを判断し、
所定の割込み信号でなければ割込み処理を実行しないよ
うに動作する。
[実施例]
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
[マイクロプロセッサの割込み信号人力の説明(第1図
〜第2図)] 第1図は本発明の一実施例のマイクロプロセッサ1と割
込み信号線4との配線を示す図である。
〜第2図)] 第1図は本発明の一実施例のマイクロプロセッサ1と割
込み信号線4との配線を示す図である。
図中、1は制御プログラムやデータ等を格納するROM
1−1とワークエリアとしてのRAM 1−2を内蔵
するマイクロプロセッサ(MPU)である、2はMPU
1の割込み信号入力端子(INT)、3はMPUIの
入力ボート(FORT)で、MPU 1は入力ボート3
の信号レベルを読み取れる構成になっている。4は割込
信号線である。
1−1とワークエリアとしてのRAM 1−2を内蔵
するマイクロプロセッサ(MPU)である、2はMPU
1の割込み信号入力端子(INT)、3はMPUIの
入力ボート(FORT)で、MPU 1は入力ボート3
の信号レベルを読み取れる構成になっている。4は割込
信号線である。
第2図はMPU20が人力ボート(PORT)を有して
いないか、又はI10ボート21を用いた場合の割込信
号線25との接続を示す図である。
いないか、又はI10ボート21を用いた場合の割込信
号線25との接続を示す図である。
20は制御プログラムやデータ等を格納するROM20
−1とワークエリアとしてのRAM20−2を内蔵する
マイクロプロセッサ(MPtJ)である、22はMPU
20の割込み信号端子(INT)、21は例えば825
5 (INT社製)等のパラレルI10ボート、23は
I10ボート21の入力ボート、24はデータバスやア
ドレスバス等を含むバスである。
−1とワークエリアとしてのRAM20−2を内蔵する
マイクロプロセッサ(MPtJ)である、22はMPU
20の割込み信号端子(INT)、21は例えば825
5 (INT社製)等のパラレルI10ボート、23は
I10ボート21の入力ボート、24はデータバスやア
ドレスバス等を含むバスである。
[割込み処理の説明(第3図、第4図)]第3図は本実
施例の割込み処理のフローチャートで、本プログラムは
MPUI、20のROM部に格納されている。
施例の割込み処理のフローチャートで、本プログラムは
MPUI、20のROM部に格納されている。
割込み信号がハイレベルになると本割込みプログラムが
起動され、まず、ステップS1でMPUのレジスタの内
容をRAMに格納する。ステップS2ではボート(FO
RT)入力がハイレベルかどうかをみる。ハイレベルで
なければ本来の割込み信号が入力されたものでないため
何もせずにステップS6に進み、レジスタの内容をRA
Mより読出してレジスタに復帰させ、メインルーチンに
戻る。
起動され、まず、ステップS1でMPUのレジスタの内
容をRAMに格納する。ステップS2ではボート(FO
RT)入力がハイレベルかどうかをみる。ハイレベルで
なければ本来の割込み信号が入力されたものでないため
何もせずにステップS6に進み、レジスタの内容をRA
Mより読出してレジスタに復帰させ、メインルーチンに
戻る。
ステップS2でボート入力がハイレベルのときはステッ
プS3に進み、プログラム処理あるいはタイマ等による
計時処理等により、割込み信号のパルス幅に対応した所
定時間が経過したかをみる。所定時間が経過するとステ
ップS4に進み再びボート人力がハイレベルかどうかを
みる。この時にハイレベルでなければ正常な割込み信号
の人力と認めずステップS6に進む。ステップS4でボ
ート入力がハイレベルのときは正常な割込み信号が人力
されたものとして、ステップS5で割込み処理を行い、
ステップS6でレジスタを復帰して、S7でメインルー
チンに戻る。
プS3に進み、プログラム処理あるいはタイマ等による
計時処理等により、割込み信号のパルス幅に対応した所
定時間が経過したかをみる。所定時間が経過するとステ
ップS4に進み再びボート人力がハイレベルかどうかを
みる。この時にハイレベルでなければ正常な割込み信号
の人力と認めずステップS6に進む。ステップS4でボ
ート入力がハイレベルのときは正常な割込み信号が人力
されたものとして、ステップS5で割込み処理を行い、
ステップS6でレジスタを復帰して、S7でメインルー
チンに戻る。
第4図は第3図のフローチャートを説明するためのタイ
ミングチャートである。
ミングチャートである。
40〜43はいずれも割込み信号入力端子(INT)に
入力された割込み信号を示しており、いずれの場合もM
PUへの割込みはタイミング43で発生する。
入力された割込み信号を示しており、いずれの場合もM
PUへの割込みはタイミング43で発生する。
いま例えば第3図のステップS2によりボートの読込み
がタイミング45で行われると、スパイクノイズのよう
な信号40は既にロウレベルになっているため、ステッ
プS5の割込み処理が実行されない。一方、スパイクノ
イズよりも少しパルス幅の長い信号41の場合は、ステ
ップS4による所定の時間T後、タイミング44で読ま
れるとロウレベルになっているため正常な割込み信号と
して処理されない。一方、割込み信号42はタイミング
45.44においてハイレベルを保持しているため正常
な割込み信号として処理されることになる。
がタイミング45で行われると、スパイクノイズのよう
な信号40は既にロウレベルになっているため、ステッ
プS5の割込み処理が実行されない。一方、スパイクノ
イズよりも少しパルス幅の長い信号41の場合は、ステ
ップS4による所定の時間T後、タイミング44で読ま
れるとロウレベルになっているため正常な割込み信号と
して処理されない。一方、割込み信号42はタイミング
45.44においてハイレベルを保持しているため正常
な割込み信号として処理されることになる。
なお、ここで所定時間TはMPUの基本クロック周波数
(処理速度)と割込み信号の最小パルス幅等をもとに決
定される。
(処理速度)と割込み信号の最小パルス幅等をもとに決
定される。
また、割込み信号のレベルがハイレベルに変化してから
MPUが割込みを検知してインタラブドが発生し第3図
の動作に入るまで若干の時間を要する為、第3図のステ
ップS4を省略しても良い。
MPUが割込みを検知してインタラブドが発生し第3図
の動作に入るまで若干の時間を要する為、第3図のステ
ップS4を省略しても良い。
以上述べた如く本実施例によれば、割込み端子にノイズ
が人力されたとき、MPUによる割込みの誤検知を回避
す条ことができ、MPUの誤動作を防止することができ
るという効果がある。
が人力されたとき、MPUによる割込みの誤検知を回避
す条ことができ、MPUの誤動作を防止することができ
るという効果がある。
[発明の効果〕
以上述べた如く本発明によれば、割込み端子にノイズ等
が入力されても誤動作しない制御装置が提供できた。
が入力されても誤動作しない制御装置が提供できた。
第1図は本発明の一実施例のマイクロプロセッサと割込
み信号線との接続を示す図、 第2図は他の実施例のマイクロプロセッサと割込み信号
及びI10ボートの接続を示す図、第3図は本実施例の
割込み処理のフローチャート、 第4図は割込み入力端子への人力信号波形と第3図のフ
ローチャートのタイミングを示す図である。 図中、1.20・・・MPU、1−1.20−1・・・
ROM、1−2.20−2・ RAM、2.22・・・
割込み信号入力端子(INT)、3.23・・・入力ボ
ート、4.25・・・割込み信号、21・・・I10ボ
ート、40〜42・・・割込み信号である。
み信号線との接続を示す図、 第2図は他の実施例のマイクロプロセッサと割込み信号
及びI10ボートの接続を示す図、第3図は本実施例の
割込み処理のフローチャート、 第4図は割込み入力端子への人力信号波形と第3図のフ
ローチャートのタイミングを示す図である。 図中、1.20・・・MPU、1−1.20−1・・・
ROM、1−2.20−2・ RAM、2.22・・・
割込み信号入力端子(INT)、3.23・・・入力ボ
ート、4.25・・・割込み信号、21・・・I10ボ
ート、40〜42・・・割込み信号である。
Claims (2)
- (1)割込み信号の入力端子を有する制御装置において
、前記割込み信号を入力する入力手段と、割込み発生時
前記入力手段により前記割込み信号のレベルを検出して
割込み処理を実行するかどうかを判断する判断手段とを
備えたことを特徴とする制御装置。 - (2)所定時間後割込み信号が割込み発生レベルを保持
しているときに割込み処理を実行するようにしたことを
特徴とする特許請求の範囲第1項に記載の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61154178A JPS6310242A (ja) | 1986-07-02 | 1986-07-02 | 制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61154178A JPS6310242A (ja) | 1986-07-02 | 1986-07-02 | 制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6310242A true JPS6310242A (ja) | 1988-01-16 |
Family
ID=15578536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61154178A Pending JPS6310242A (ja) | 1986-07-02 | 1986-07-02 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6310242A (ja) |
-
1986
- 1986-07-02 JP JP61154178A patent/JPS6310242A/ja active Pending
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