JPS6298916A - 計数回路 - Google Patents
計数回路Info
- Publication number
- JPS6298916A JPS6298916A JP60237617A JP23761785A JPS6298916A JP S6298916 A JPS6298916 A JP S6298916A JP 60237617 A JP60237617 A JP 60237617A JP 23761785 A JP23761785 A JP 23761785A JP S6298916 A JPS6298916 A JP S6298916A
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- Japan
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- counting
- count
- clock
- counter
- data
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一定区間のデータ系列中の“１パまたは“０′
”の数を計数する計数回路に関するものでろる。
”の数を計数する計数回路に関するものでろる。
従来の計数回路の構成の一例を第３図に示し説明すると
、図において、１１はデータ入力をクロック入力口ｘと
し、フレームパルスでリセツトＲ８Ｔされるカウンタ、
１２はこのカウンタ１１の出力ＱをＤ入力、フレームパ
ルスをクロック人力ＣＬＫとし、Ｄ入力を屯込んで記憶
するラッチ回路で、その出力Ｑから計数出力を送出する
ように構成されている。
、図において、１１はデータ入力をクロック入力口ｘと
し、フレームパルスでリセツトＲ８Ｔされるカウンタ、
１２はこのカウンタ１１の出力ＱをＤ入力、フレームパ
ルスをクロック人力ＣＬＫとし、Ｄ入力を屯込んで記憶
するラッチ回路で、その出力Ｑから計数出力を送出する
ように構成されている。
第４図は第３図に示す従来例の動作説明に供するタイム
チャートで、（ａ）はデータ入力を示したもの−ｔ’ｓ
り、（ｂ）はフレームパルス、（Ｃ）はカウンタ内容、
（ｄ）はランチ後の態様をそれぞれ示したものでるる。
チャートで、（ａ）はデータ入力を示したもの−ｔ’ｓ
り、（ｂ）はフレームパルス、（Ｃ）はカウンタ内容、
（ｄ）はランチ後の態様をそれぞれ示したものでるる。
そして、従来、この種の計数回路はこの第３図および第
４図に示すように、計数区間を周期的に区切り、その周
期内で“１“または“０′”の数を計数し、次の１周期
中はその計数結果を保持する構成をとっており、周期単
位で計数結果が変化する動作になっていた。
４図に示すように、計数区間を周期的に区切り、その周
期内で“１“または“０′”の数を計数し、次の１周期
中はその計数結果を保持する構成をとっており、周期単
位で計数結果が変化する動作になっていた。
上述した従来の計数回路は、周期単位で計数結果が変化
する動作になるので、周期の区切り以外の一定区間中の
“１′′（または“０”）の数は計数結果には現われな
いという欠点がｂった。
する動作になるので、周期の区切り以外の一定区間中の
“１′′（または“０”）の数は計数結果には現われな
いという欠点がｂった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、データ入
力を１計数区間分遅延させる遅延回路と、この遅延回路
の出力とデータ入力の組合わせによりアップカウント用
クロックとダウンカウント用クロックを作成する制御回
路と、上記１計数区間中の］、″または“０°”の数を
周期的に計数するカウンタと、このカウンタの出力を周
期的なロード値とし上記アップカウント用クロックとダ
ウンカウント用クロックによジ計数動作を行うアンプダ
ウンカウンタとにより構成でれ、一定区間のデータ系列
中の′１パまたは０″の数を逐次計数するようにしたも
のである。
共にかかる欠点を除去すべくなされたもので、データ入
力を１計数区間分遅延させる遅延回路と、この遅延回路
の出力とデータ入力の組合わせによりアップカウント用
クロックとダウンカウント用クロックを作成する制御回
路と、上記１計数区間中の］、″または“０°”の数を
周期的に計数するカウンタと、このカウンタの出力を周
期的なロード値とし上記アップカウント用クロックとダ
ウンカウント用クロックによジ計数動作を行うアンプダ
ウンカウンタとにより構成でれ、一定区間のデータ系列
中の′１パまたは０″の数を逐次計数するようにしたも
のである。
カウンタはフレームパルス間の１°“マタハ“０パの数
を周期的に計数し、遅延回路は１計数区間分の遅延を与
え、また、制御回路を構成するアンドゲートは１計数区
間前のデータが“０”で現データが“１″のときにアッ
プカウント用クロックを発生し、１計数区間前のデータ
が“１“で現データが“０パのときにダウンカウント用
クロックを発生し、１計数区間前のデータがＯ”で現デ
ータが０”または１計数区間前のデータが“１”で現デ
ータが“１パのときはアップカウント用クロックもダウ
ンカウント用クロックも発生しないという制御を行う。
を周期的に計数し、遅延回路は１計数区間分の遅延を与
え、また、制御回路を構成するアンドゲートは１計数区
間前のデータが“０”で現データが“１″のときにアッ
プカウント用クロックを発生し、１計数区間前のデータ
が“１“で現データが“０パのときにダウンカウント用
クロックを発生し、１計数区間前のデータがＯ”で現デ
ータが０”または１計数区間前のデータが“１”で現デ
ータが“１パのときはアップカウント用クロックもダウ
ンカウント用クロックも発生しないという制御を行う。
そして、アンプダウンカウンタは上記カウンタの出力を
周期的なロード値とし、アンドゲート出力のアップカウ
ント用およびダウンカウント用の各クロックでカウント
アンプ、カウントダウンされ、一定の計数区間中の“１
”または“０°′の数を逐次計数する。
周期的なロード値とし、アンドゲート出力のアップカウ
ント用およびダウンカウント用の各クロックでカウント
アンプ、カウントダウンされ、一定の計数区間中の“１
”または“０°′の数を逐次計数する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による計数回路の一実施例を示すプロン
ク図である。
ク図である。
この第１図において、１は入力端ＩＮに印加するデータ
入力を１計数区間分遅延きせる遅延回路、２はデータ入
力をクロック入力ＣＬＫとしフレームパルスでリセン）
Ｒ８Ｔされ、上記１計数区間中の“１″（または“０
゛°）の数を周期的に計数するカウンタである。３ｍ、
３ｂはデータ入力と遅延回路１の出力を入力とするアン
ドゲートで、このアントゲ−ト３ａ、３ｂ ｌ−ｊ：遅
延回路１の出力とデータ入力の組合わせによりアップカ
ウント用クロックとダウンカウント用クロックを作成す
る制御回路３を構成している。４はこの制御回路３のア
ントゲ−）３ｍからのアップカウント用クロックとアン
ドゲート３ｂからのダウンカウント用クロックを入力端
ＵＰ、ＤＯＷＮにそれぞれ入力とし、カウンタ２のＱ出
力を周期的なロード値とし上記アップカウント用クロッ
クとダウンカウント用クロックにより計数動作を行うア
ップダウンカウンタで、Ｑ出力から計数出力を送出する
ように構成されている。
入力を１計数区間分遅延きせる遅延回路、２はデータ入
力をクロック入力ＣＬＫとしフレームパルスでリセン）
Ｒ８Ｔされ、上記１計数区間中の“１″（または“０
゛°）の数を周期的に計数するカウンタである。３ｍ、
３ｂはデータ入力と遅延回路１の出力を入力とするアン
ドゲートで、このアントゲ−ト３ａ、３ｂ ｌ−ｊ：遅
延回路１の出力とデータ入力の組合わせによりアップカ
ウント用クロックとダウンカウント用クロックを作成す
る制御回路３を構成している。４はこの制御回路３のア
ントゲ−）３ｍからのアップカウント用クロックとアン
ドゲート３ｂからのダウンカウント用クロックを入力端
ＵＰ、ＤＯＷＮにそれぞれ入力とし、カウンタ２のＱ出
力を周期的なロード値とし上記アップカウント用クロッ
クとダウンカウント用クロックにより計数動作を行うア
ップダウンカウンタで、Ｑ出力から計数出力を送出する
ように構成されている。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
この第２図は第１図の実施例の動作説明に供するタイム
チャートで、（、）はデータ入力を示したものであす、
（ｂ）は遅延データ、（Ｃ）はフレームパルス、（ｄ）
はカウンタ内容、（、）はアンプクロックＵＰ ＣＬＫ
。
チャートで、（、）はデータ入力を示したものであす、
（ｂ）は遅延データ、（Ｃ）はフレームパルス、（ｄ）
はカウンタ内容、（、）はアンプクロックＵＰ ＣＬＫ
。
（ｆ）はダウンカウンタＤＯＷＮ ＣＬＫ 、 （ｇ）
はアップ・ダウンカウンタ（Ｕ／Ｄカウンタ）内容をそ
れぞれ示したものでろる。
はアップ・ダウンカウンタ（Ｕ／Ｄカウンタ）内容をそ
れぞれ示したものでろる。
まず、フレームパルス（第２図（ｃ）参照）は計数区間
の間隔で周期的に発生するパルスで、カウンタ２はこの
フレームパルスでリセットされ、第２図（ｄ）に示すよ
うＶｃフレーム間の“１”の数を周期的に計数する。
の間隔で周期的に発生するパルスで、カウンタ２はこの
フレームパルスでリセットされ、第２図（ｄ）に示すよ
うＶｃフレーム間の“１”の数を周期的に計数する。
そして、遅延回路１は１計数区間分の遅延を与え、また
、制御回路３を構成するアンドゲート３ａ、３ｂは１計
数区間前のデータが０′″で現データが１″゛のときに
アップカウント用クロックを発生し、１計数区間前のデ
ータがＭ Ｉ １１で現データが“０゛°のときにダウ
ンカウント用クロックを発生し、１計数区間前のデータ
が“０″°で現データが“０°′。
、制御回路３を構成するアンドゲート３ａ、３ｂは１計
数区間前のデータが０′″で現データが１″゛のときに
アップカウント用クロックを発生し、１計数区間前のデ
ータがＭ Ｉ １１で現データが“０゛°のときにダウ
ンカウント用クロックを発生し、１計数区間前のデータ
が“０″°で現データが“０°′。
または、１計数区間前のデータが“１”で現データが“
１°°ノトキはアツプカウント用クロックもダワンカウ
ント用クロックも発生しないという制御を行っている。
１°°ノトキはアツプカウント用クロックもダワンカウ
ント用クロックも発生しないという制御を行っている。
つぎに、アンプダウンカウンタ４は第２図（ｇ）に示す
ように、カウンタ２の出力（第２図（ｄ）参照）を周期
的なロード値とし、制御回路３におけるアンドグー）
３ａ、３ｂの出力のアツプカウント用クロック、ダワン
カウント用クロックでカウントアンプ、カウントダウン
でれ、一定の計数区間中の“１パの数を逐次出力する。
ように、カウンタ２の出力（第２図（ｄ）参照）を周期
的なロード値とし、制御回路３におけるアンドグー）
３ａ、３ｂの出力のアツプカウント用クロック、ダワン
カウント用クロックでカウントアンプ、カウントダウン
でれ、一定の計数区間中の“１パの数を逐次出力する。
以上の制御によシ遅延回路１中の“１”の数とアンプダ
ウンカウンタ４の計数内容は必ず一致している。
ウンカウンタ４の計数内容は必ず一致している。
なお、ここでは、１１″°の数を計数する場合を例にと
って説明したが、１０′′の数の計数にも容易に応用す
ることができる。
って説明したが、１０′′の数の計数にも容易に応用す
ることができる。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、従来、周期的に一定区間中の１′”また
は０°゛の数を計数していた回路に、遅延回路とアップ
ダウンカウンタを付加した簡単な構成によって、一定区
間中の１°゛または０１１の数を逐次計数することがで
きるので、実用上の効果は極めて大である。
いることなく、従来、周期的に一定区間中の１′”また
は０°゛の数を計数していた回路に、遅延回路とアップ
ダウンカウンタを付加した簡単な構成によって、一定区
間中の１°゛または０１１の数を逐次計数することがで
きるので、実用上の効果は極めて大である。
第１図は本発明による計数回路の一実施例を示すブロッ
ク図、第２図は第１図の動作説明に供するタイムチャー
ト、第３図は従来の計数回路の一例を示すブロック図、
第４図は第３図の動作説明に供するタイムチャートであ
る。 １・・・・遅延回路、２・・・・カウンタ、３・・・・
制御回路、４・・・・アップ・ダウンカワンタ。
ク図、第２図は第１図の動作説明に供するタイムチャー
ト、第３図は従来の計数回路の一例を示すブロック図、
第４図は第３図の動作説明に供するタイムチャートであ
る。 １・・・・遅延回路、２・・・・カウンタ、３・・・・
制御回路、４・・・・アップ・ダウンカワンタ。
Claims (1)
- データ入力を１計数区間分遅延させる遅延回路と、この
遅延回路の出力とデータ入力の組合わせによりアツプカ
ウント用クロツクとダウンカウント用クロツクを作成す
る制御回路と、前記１計数区間中の“１”または“０”
の数を周期的に計数するカウンタと、このカウンタの出
力を周期的なロード値とし前記アツプカウント用クロツ
クとダウンカウント用クロツクにより計数動作を行うア
ツプダウンカウンタとにより構成され、一定区間のデー
タ系列中の“１”または“０”の数を逐次計数し得るよ
うにしたことを特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237617A JPS6298916A (ja) | 1985-10-25 | 1985-10-25 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237617A JPS6298916A (ja) | 1985-10-25 | 1985-10-25 | 計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298916A true JPS6298916A (ja) | 1987-05-08 |
Family
ID=17017972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237617A Pending JPS6298916A (ja) | 1985-10-25 | 1985-10-25 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298916A (ja) |
-
1985
- 1985-10-25 JP JP60237617A patent/JPS6298916A/ja active Pending
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