JPS6295857A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に高密度な多
層配線構造を有する半導体装置の製造方法に関する。

〔従来の技術〕

半導体装置、中でもＶＬＳ　Ｉのような高集積度の半導
体装置では、素子の高密度化とともに各素子を接続する
配線構造の高密度化も要求されており、配線構造の多層
化が進められている。即ち、この多層配線構造は、第１
配線層を形成した上に層間絶縁膜を被着し、この層間絶
縁膜にスルーホールを開設した後に第２配線層を形成す
ることにより、第１及び第２の配線層の絶縁を保持した
状態で両者を所定箇所において相互に導通させる構造で
ある。

第３図（ａ）〜（ｄ）はこの種の多層配線構造を製造す
るための従来方法を説明する工程図である。

先ず、同図（ａ）のように、図示を省略した所要の素子
を形成した半導体基板２１の表面に熱酸化膜２２を成長
させ、必要に応じて素子との導通を取るためのコンタク
トホールを形成しておく。

そして、この熱酸化膜２２上に第１配線層を構成するア
ルミニウム等の金属膜２３を被着し、フォトレジスト膜
２４をマスクに利用したプラズマドライエツチング法或
いはウェットエツチング法等によって金属膜２３を所定
のパターンに形成し、第１配線層２５を形成する。

次いで、同図（ｂ）のように、ＣＶＤ法によって成長さ
せたリンガラス（Ｐ　Ｓ　Ｇ）やプラズマＣＶＤ法によ
り成長させた窒化シリコン膜等の層間絶縁膜２６を全面
に形成する。そして、この上にフォトレジスト膜２７を
所要のパターンに形成し、かつこれをマスクとして前記
層間絶縁膜２６をプラズマドライエツチング法等により
選択エツチングし、同図（ｃ）のように、前記第１配線
層２５の一部を露呈させるスルーホール２８を開設する
。

しかる上でアルミニウム等の金属膜を被着し、かつこれ
を所定形状にパターニングすることにより、同図（ｄ）
のように第２配線層２９を形成する。この第２配線層２
９は前記スルーホール２８において前記第１配線層２５
と導通される。

なお、この多層配線構造の平面形状は、第４図に示すよ
うにスルーホール２８を形成する箇所において第１配線
層２５の幅寸法を大きくし、スルーホール２８のマスク
合わせずれやオーバエツチングによる基板等へのダメー
ジを防止する構成となっている。

〔発明が解決しようとする問題点〕

上述した従来の製造方法では、スルーホール２８の形成
にプラズマドライエツチング法を用いているために、そ
の異方性が高く、スルーホール２８の側壁は垂直に近い
急峻な断面形状となる。このため、第２配線層２９を構
成するためにスパッタリング法により形成する金属膜の
スルーホールにおけるステップカバレジが悪化され、第
２配線層２９において段切れが発生し易（なっている。

これを防止するためには、スルーホール２８の形成にウ
ェットエツチング法を併用し、スルーホール側壁に適度
のテーパを付けることが考えられる。

しかしながら、この方法ではスルーホールの形成工程数
が複雑化かつ増大して多層配線構造全体の製造工程の増
加を招くとともに、テーパを確保するためのスペースが
必要とされて高密度化の点で好ましくないという問題が
生じる。

また、この方法ではスルーホール２８のマスク合わせず
れに対処するために、第１配線層２５のスルーホール形
成箇所の幅寸法を必ず大きくすることが要求され、この
ため配線幅はもとより配線相互間の幅寸法の低減には限
度があり、半導体装置の高密度化の障害になっている。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、スルーホールにおけ
る第２配線層の段切れを防止するとともに配線密度の向
上を図った多層配線構造を形成するために、第１配線層
の表面上の所要箇所に突起を形成する工程と、この第１
配線層上に層間絶縁膜を被着する工程と、この層間絶縁
膜上に露呈された前記突起を削成する工程と、前記層間
絶縁膜上に第２配線層を形成する工程とを有している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）〜（ｈ）は本発明の製造方法を工程順に説
明するための断面図であり、第２図は完成状態の平面図
である。

先ず、同図（ａ）のように所定の回路素子を形。

成したシリコン単結晶等の半導体基板１の表面を熱酸化
してシリコン酸化膜２を形成し、この上にアルミニウム
等の金属膜３をスパッタ法等により全面に被着する。こ
の場合、厚さはこれまでの配線層よりも若干厚い１．７
〜２．０μｍに形成しておく。そして、同図（ｂ）のよ
うに、前記金属膜３上にフォトレジスト膜４を所要パタ
ーンに形成し、これをマスクにして金属膜３をプラズマ
ドライエツチングすることにより同図（Ｃ）のように所
要パターンの第１配線層５を形成する。なお、この第１
配線層５は、前記シリコン酸化膜２に開設したコンタク
トホール（図示せず）を通して前記半導体基板１に構成
した回路素子に電気接続されていることは言うまでもな
い。

次いで、前記第１配線層５上には、同図（ｄ）のように
、第１配緑Ｎ５が後に形成する第２配線層と電気的接続
を行う部分にフォトレジスト膜６を形成する。このとき
、第１配線層５以外のシリコン酸化膜２表面にもフォト
レジスト膜６を形成しておくことが好ましい。そして、
このフォトレジスト膜６をマスクにして第１配線層５を
厚さ方向に１．２〜１．５μｍ程度プラズマドライエツ
チングする。これにより、同図（ｅ）のように第１配線
層５は本来の厚さに削成され、かつ一方ではその所要箇
所に夫々高さが１．２〜１．５μｍでかつ垂直方向に向
けられた突起７が相対的に形成される（第２図参照）。

その後、同図（ｆ）のように全面にＣＶＤ法によるＰＳ
Ｇ等の層間絶縁膜８を前記突起７の高さよりも大きくな
い厚さ、例えば１．０〜１．５μｍに成長させる。層間
絶縁膜としてはプラズマＣＶＤ法によるシリコン窒化膜
でもよい。すると、この層間絶縁膜８のステップカバレ
ジ性が低いことによって前記突起７の箇所において層間
絶縁膜８に段切れが生じ、この段切れの部分から突起７
が層間絶縁膜８上に露呈される状態となる。

次いで、この状態のままでアルミニウムのエツチング液
であるリン酸等によるエツチング処理を施し、同図（ｇ
）のように層間絶縁膜８上に露呈された前記突起７をエ
ツチングする。このエツチングは、突起７が層間絶縁膜
８の表面と略同−高さになる程度まで行うことが好まし
い。この結果、突起７の存在していた層間絶縁膜８の箇
所には相対的なスルーホール９が形成される。

その上で、同図（ｈ）のように層間絶縁膜８上にスパッ
タ法等を用いてアルミニウムからなる金属層を被着し、
かつこれをフォトレジストを利用したフォトリソグラフ
ィ技術等によって所定のパターンに形成することにより
第２配線層１０を形成する。この第２配線［１０は、前
記突起７の存在した箇所、即ちスルーホール９において
第１配線層５と電気的に接続していることは言うまでも
ない。

このように構成された多層配線構造の平面構造を第２図
に示す。図示のように第１配線層５と第２配線層１０と
は夫々の交差部でしかも突起７の存在していた部分、つ
まりスルーホール９において相互に導通される。

したがって、このようにして形成した多層配線構造では
、層間絶縁膜８に形成するスルーホール９はこれまでの
異方性の高いドライエツチング法によって形成するもの
とは異なり、第１配線層５の突起７をエツチングするこ
とによって相対的に得られるものであるため、段差が生
じることはない。このため、第２配線層１０において段
切れ等が生じることもなく、信頬性の高い配線構造を得
ることができる。また、スルーホール９は第１配線層５
の一部に形成した突起７によって形成されるため、スル
ーホール形成時のマスク合わせずれの許容度が大きくな
り、したがって第１配線層５に増幅部を形成しておく必
要もなく配線密度の向上を図ることもできる。つまり、
マスク合わせずれが配線幅の１７２程度生じても、第１
配線層５上には必ず突起７を形成することができ、第２
配線層１０との間の接続を確実に行うことができる。

更に、これまでのようなスルーホール９形成時における
層間絶縁膜８に対するプラズマドライエツチング工程が
省略できるので、半導体基板１に対するダメージを防止
することもできる。突起７のエツチング時には半導体基
板１上に存在するフォトレジスト膜６がダメージを防止
させる。

なお、第１及び第２の各配線層は前記したアルミニウム
以外の金属素材で構成してもよく、或いは低抵抗化した
多結晶シリコン等の金属以外の素材で構成してもよい。

また、３層以上の多層配線構造においても本発明を同様
に適用することができる。

〔発明の効果〕

以上説明したように本発明は、第１配線層の表面上の所
要箇所に突起を形成する工程と、この第１配線層上に層
間絶縁膜を被着する工程と、この層間絶縁膜上に露呈さ
れた前記突起を削成する工程と、前記層間絶縁膜上に第
２配線層を形成する工程とを有しているので、異方性エ
ツチング法を田いて層間絶縁膜にスルーホールを形成す
る工程を省略でき、このスルーホールにおける第２配線
層の段切れを防止して第２配線層の信頬性を高めること
ができる。また、突起形成時におけるマスク合わせずれ
の許容範囲を拡大して第１及び第２配線層の導通箇所に
おける配線幅の増大を不要にし、配線の高密度化を達成
できる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明方法を工程−順に示す断
面図、第２図は最終工程時の平面図、第３図（ａ）〜（
ｄ）は従来方法を工程順に示す断面図、第４図はその平
面図である。 １・・・半導体基板、２・・・シリコン酸化膜、３・・
・金属膜、４・・・フォトレジスト膜、５・・・第１配
線層、６・・・フォトレジスト膜、７・・・突起、８・
・・層間絶縁膜、９・・・スルーホール、１０・・・第
２配線層、２１・・・半導体基板、２２・・・熱酸化膜
、２３・・・金属膜、２４・・・フォトレジスト膜、２
５・・・第１配線層、２６・・・層間絶縁膜、２７・・
・フォトレジスト膜、２８・・・スルーホール、２９・
・・第２配線層。 第１図

Claims (1)

1. 【特許請求の範囲】 １、回路素子等を形成した半導体基板の表面に設けた絶
   縁膜上に、所要パターンの第１配線層を形成する工程と
   、この第１配線層の表面上の所要箇所に突起を形成する
   工程と、前記第１配線層上にこれを被覆するように層間
   絶縁膜を被着する工程と、この層間絶縁膜上に露呈され
   た前記突起を削成する工程と、前記層間絶縁膜上に所要
   パターンの第２配線層を形成する工程とを備えることを
   特徴とする半導体装置の製造方法。 ２、突起を形成する工程は、前記第１配線層の所要箇所
   をマスクする工程と、このマスクされた箇所以外の第１
   配線層をエッチングしてその厚さを低減させる工程とを
   有する特許請求の範囲第１項記載の半導体装置の製造方
   法。