JPS6293672A - 階層型論理装置 - Google Patents
階層型論理装置Info
- Publication number
- JPS6293672A JPS6293672A JP60233287A JP23328785A JPS6293672A JP S6293672 A JPS6293672 A JP S6293672A JP 60233287 A JP60233287 A JP 60233287A JP 23328785 A JP23328785 A JP 23328785A JP S6293672 A JPS6293672 A JP S6293672A
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- JP
- Japan
- Prior art keywords
- scan
- flip
- circuit
- shift register
- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は階層型論理回路に係り、特に１階層型故障診断
に好適な論理回路に関する。
に好適な論理回路に関する。
テスト時にはすべてのフリップ・フロップがシフトレジ
スタとしても動作するようにしたスキャン設計方式はよ
く知られており、これを階層設計型回路にも適用できる
ようにした方式がニー シー エム（ＡＣＭ）とアイ
イー イー イー（ＩＩＥＩＥ！Ｅ）共催の２１テイー
エイチ ディエイコンファレンス（２１ｔｈ Ｄ、Ａ
Ｃｏｎｆ、） （１９８８）におけるダスグプタ（Ｄ
ａｓ Ｇｕｐｔａ） らによる″チップパーティショ
ニング エイド；ア デイザインテクニク フォー パ
ーティショナビリテイ アンド テスタビリティ イン
ヴイ エル ニスアイ” （”Ｃｈｉｐ Ｐａｒｔ
ｉｔｉｏｎｉｎｇ Ａｉｄ ： Ａ ＤｅｓｉｇｎＴｅ
ｃｈｎｉｑｕｅ ｆｏｒ Ｐａｒｔｉｔｉｏｎａｂｉｌ
ｉｔｙ ａｎｄＴｅｓｔａｂｉＬｉｔｙ ｉｎ ＶＬＳ
Ｉ”） と題する文献で論じられている。しかし、この
方式はある階層のテストを行う場合にも、スキャン信号
がすべてのフリッブ・フロップを通過するという点で、
階層ｍ位での独立な故障診断を可能にするものではない
。また、階層以上の多階層の場合の扱い方も明確ではな
い。
スタとしても動作するようにしたスキャン設計方式はよ
く知られており、これを階層設計型回路にも適用できる
ようにした方式がニー シー エム（ＡＣＭ）とアイ
イー イー イー（ＩＩＥＩＥ！Ｅ）共催の２１テイー
エイチ ディエイコンファレンス（２１ｔｈ Ｄ、Ａ
Ｃｏｎｆ、） （１９８８）におけるダスグプタ（Ｄ
ａｓ Ｇｕｐｔａ） らによる″チップパーティショ
ニング エイド；ア デイザインテクニク フォー パ
ーティショナビリテイ アンド テスタビリティ イン
ヴイ エル ニスアイ” （”Ｃｈｉｐ Ｐａｒｔ
ｉｔｉｏｎｉｎｇ Ａｉｄ ： Ａ ＤｅｓｉｇｎＴｅ
ｃｈｎｉｑｕｅ ｆｏｒ Ｐａｒｔｉｔｉｏｎａｂｉｌ
ｉｔｙ ａｎｄＴｅｓｔａｂｉＬｉｔｙ ｉｎ ＶＬＳ
Ｉ”） と題する文献で論じられている。しかし、この
方式はある階層のテストを行う場合にも、スキャン信号
がすべてのフリッブ・フロップを通過するという点で、
階層ｍ位での独立な故障診断を可能にするものではない
。また、階層以上の多階層の場合の扱い方も明確ではな
い。
本発明の目的は階層的に設計された論理回路の故障診断
を各階層毎に分けて効率良く行うことができるような論
理回路を提供することにある。
を各階層毎に分けて効率良く行うことができるような論
理回路を提供することにある。
スキャン設計方式に基づき、各階層の境界がフリップ・
フロップであるように階層設計された論理回路に対して
、各階層毎の故障診断を行うには、（１）その階層に含
まれ、かつ、その下位階層に含まれない部分回路と、（
２）その階層の上位及び下位階層との境界のフリップ・
フロップと、（３）これらに含まれない全フリップ・フ
ロップの情報が必要となることが１本発明では、バイパ
ス回路を付けることにより（３）を不要にしている。従
って、階層単位での故障診断においてその階層とは無関
係な部分を必要としなくなるため、真の階層分割診断が
可能となる。
フロップであるように階層設計された論理回路に対して
、各階層毎の故障診断を行うには、（１）その階層に含
まれ、かつ、その下位階層に含まれない部分回路と、（
２）その階層の上位及び下位階層との境界のフリップ・
フロップと、（３）これらに含まれない全フリップ・フ
ロップの情報が必要となることが１本発明では、バイパ
ス回路を付けることにより（３）を不要にしている。従
って、階層単位での故障診断においてその階層とは無関
係な部分を必要としなくなるため、真の階層分割診断が
可能となる。
以下、本発明の一実施例を第１図と第３図により説明す
る。
る。
第１図はＡ、Ｂ、Ｃ，Ｄの四つの階層論理ブロックを持
つ論理回路の構成例を示しており、その階層関係は第２
図で示される。１，２．９はそれぞれ２階層Ａの上位階
層との境界にあるフリップ・フロップ群（シフトレジス
タを構成）、階層Ａに含まれ、かつ、その下位階層に含
まれないフリップ・フロップ群（シフトレジスタを構成
）、階層Ａに含まれ、かつ、その下位階層に含まれない
ゲート回路である。同様に、階層Ｂに対して３，４゜１
０が、階層Ｃに対して５，６．１１が、階層りに対して
７，８．１２が、それぞれ、上述と同等の対応関係を示
している。
つ論理回路の構成例を示しており、その階層関係は第２
図で示される。１，２．９はそれぞれ２階層Ａの上位階
層との境界にあるフリップ・フロップ群（シフトレジス
タを構成）、階層Ａに含まれ、かつ、その下位階層に含
まれないフリップ・フロップ群（シフトレジスタを構成
）、階層Ａに含まれ、かつ、その下位階層に含まれない
ゲート回路である。同様に、階層Ｂに対して３，４゜１
０が、階層Ｃに対して５，６．１１が、階層りに対して
７，８．１２が、それぞれ、上述と同等の対応関係を示
している。
従来のスキャン設計方式に基づくテスト方法では、フリ
ップ・フロップ群１〜８を直列に接続し。
ップ・フロップ群１〜８を直列に接続し。
大きな一つのシフトレジスタを構成していたので、その
状態イニシャライズ（スキャン・イン）や状態ＷＡ’＃
（スキャン・アウト）に大きなテスト系列を必要とし
、全体としてテスト時間が長くなるという問題がある。
状態イニシャライズ（スキャン・イン）や状態ＷＡ’＃
（スキャン・アウト）に大きなテスト系列を必要とし
、全体としてテスト時間が長くなるという問題がある。
また、たとえば階層Ｂのゲート回路１０の故障診断を行
う場合に、真に必要なフリップ°フロップ群３，４．７
だけでなく他のすべてのフリップ・フロップの情報を必
要とする。
う場合に、真に必要なフリップ°フロップ群３，４．７
だけでなく他のすべてのフリップ・フロップの情報を必
要とする。
第３図は、本発明の実施例を第１図のフリップ・フロッ
プ群１〜８の部分だけを取り出して示したものである。
プ群１〜８の部分だけを取り出して示したものである。
１３はバイパス制御回路であり、その入力は外部入力ピ
ン１４から与えられ、その出力信号はシフトレジスタ１
〜８の個数分、すなわち、この場合、八個の信号を出力
する。また、１７は信号選択回路であり、この場合、八
個存在する。この回路は前段シフトレジスタ出力信号か
、前段選択回路の出力信号（ない場合はス゛キャン・イ
ン・データ外部入力ピン１５）を、バイパス選択回路の
出力信号によって選択し、その結果を出力する回路であ
る。また、最終段の選択回路出力信号はスキャン・アウ
ト・データ外部出力ピンに出力される。このような構成
にすれば、シフトレジスタ１〜８のどのレジスタも、シ
フトレジスタとして動作させたりあるいはバイパスさせ
たりすることが、バイパス制御回路によって自由に制御
できるようになる。
ン１４から与えられ、その出力信号はシフトレジスタ１
〜８の個数分、すなわち、この場合、八個の信号を出力
する。また、１７は信号選択回路であり、この場合、八
個存在する。この回路は前段シフトレジスタ出力信号か
、前段選択回路の出力信号（ない場合はス゛キャン・イ
ン・データ外部入力ピン１５）を、バイパス選択回路の
出力信号によって選択し、その結果を出力する回路であ
る。また、最終段の選択回路出力信号はスキャン・アウ
ト・データ外部出力ピンに出力される。このような構成
にすれば、シフトレジスタ１〜８のどのレジスタも、シ
フトレジスタとして動作させたりあるいはバイパスさせ
たりすることが、バイパス制御回路によって自由に制御
できるようになる。
たとえば、第１図の階層Ｂのゲート回路１０を故障診断
したいときは、３，４．７のみをシフトレジスタとして
動作するようにし、１，２，５゜６．８をバイパスする
ようにしておけば、あたかも、スキャン・イン・データ
を外部ピン１５からシフトレジスタ３，４．７にスキャ
ン・インでき。
したいときは、３，４．７のみをシフトレジスタとして
動作するようにし、１，２，５゜６．８をバイパスする
ようにしておけば、あたかも、スキャン・イン・データ
を外部ピン１５からシフトレジスタ３，４．７にスキャ
ン・インでき。
外部ピン１６にスキャン・アウトできるようになるため
階層診断が可能となる。
階層診断が可能となる。
例えば、ＬＳＩを搭載するプリント基板のテストパター
ンとして、ＬＳＩ単独でのテストパターンを、はとんど
、そのまま利用できるという利点がある。従来の方法で
は、プリント板回路全体を搭載ＬＳＩを含めて、一旦、
すべてゲートとフリップ・フロップに展開してからでな
いと設計自動化システムでは扱えなかったが、本方法で
は搭載ＬＳＩの内部回路まで展開する必要はない。
ンとして、ＬＳＩ単独でのテストパターンを、はとんど
、そのまま利用できるという利点がある。従来の方法で
は、プリント板回路全体を搭載ＬＳＩを含めて、一旦、
すべてゲートとフリップ・フロップに展開してからでな
いと設計自動化システムでは扱えなかったが、本方法で
は搭載ＬＳＩの内部回路まで展開する必要はない。
本発明によれば、階層的な診断が可能となるため、テス
ト・データ量、及□び、テスト時間の削減に効果があり
、故障箇所の指摘も容易になる。また、下位階層単独で
作成したテストパターンを上位階層のテストパターンと
してほとんどそのまま使用できるので、テストパターン
設計工数削減。
ト・データ量、及□び、テスト時間の削減に効果があり
、故障箇所の指摘も容易になる。また、下位階層単独で
作成したテストパターンを上位階層のテストパターンと
してほとんどそのまま使用できるので、テストパターン
設計工数削減。
テストパターン設計自動化システムの処理時間短縮に役
立つ。
立つ。
第１図は本発明の一実施例の階層構造を持つ論理回路図
、第２図は第１図における階層構造を本表現した図、第
３図は本発明における実施例の構成図を示す。 １〜８・・・フリップ・フロップ群、９，１０，１１゜
１２・・・ゲート回路。
、第２図は第１図における階層構造を本表現した図、第
３図は本発明における実施例の構成図を示す。 １〜８・・・フリップ・フロップ群、９，１０，１１゜
１２・・・ゲート回路。
Claims (1)
- 【特許請求の範囲】 １、スキャン設計方式に基づく複数個の階層論理ブロッ
クから構成され、かつ、各階層の境界の信号線が外部端
子、または、フリップ・フロップから直接的にアクセス
可能になつており、すべての前記フリップ・フロップに
はテスト時にはシフトレジスタとしても動作するような
スキャン回路が設けられ、前記ある階層に含まれ、かつ
、その下位階層に含まれないすべての前記フリップ・フ
ロップはいくつかの部分シフトレジスタを構成するよう
にスキャン順序が定められている階層型論理装置におい
て、 前記部分シフトレジスタのスキャン・イン・データ信号
とスキャン・アウト・データ信号のどちらかを選択する
バイパス回路と、このバイパス回路の制御信号を生成す
るためのバイパス制御回路とからなることを特徴とする
階層型論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233287A JPS6293672A (ja) | 1985-10-21 | 1985-10-21 | 階層型論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233287A JPS6293672A (ja) | 1985-10-21 | 1985-10-21 | 階層型論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6293672A true JPS6293672A (ja) | 1987-04-30 |
Family
ID=16952734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233287A Pending JPS6293672A (ja) | 1985-10-21 | 1985-10-21 | 階層型論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6293672A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157073A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | スキヤンテスト装置 |
| JPS63280341A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | シフトパス故障診断装置 |
| JPS6479834A (en) * | 1987-06-02 | 1989-03-24 | Texas Instruments Inc | Logical circuit having individually testable logic module |
| JPS6480884A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Scan path constituting method |
| JPH034334A (ja) * | 1989-06-01 | 1991-01-10 | Nec Corp | クロックアドバンス制御システム |
| JPH05142298A (ja) * | 1991-11-26 | 1993-06-08 | Matsushita Electric Ind Co Ltd | 論理回路システムのテスト回路 |
| JPH08233903A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 論理集積回路 |
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| WO2009097088A1 (en) * | 2008-01-30 | 2009-08-06 | Alcatel-Lucent Usa Inc. | Apparatus and method for isolating portions of a scan path of a system-on-chip |
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| US7949915B2 (en) | 2007-12-04 | 2011-05-24 | Alcatel-Lucent Usa Inc. | Method and apparatus for describing parallel access to a system-on-chip |
| US7962885B2 (en) | 2007-12-04 | 2011-06-14 | Alcatel-Lucent Usa Inc. | Method and apparatus for describing components adapted for dynamically modifying a scan path for system-on-chip testing |
| JP2016173349A (ja) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置及び設計装置 |
-
1985
- 1985-10-21 JP JP60233287A patent/JPS6293672A/ja active Pending
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| US5925143A (en) * | 1995-12-21 | 1999-07-20 | International Business Machines Corporation | Scan-bypass architecture without additional external latches |
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| WO2009097098A1 (en) | 2008-01-30 | 2009-08-06 | Alcatel-Lucent Usa Inc. | Apparatus and method for controlling dynamic modification of a scan path |
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| JP2011512523A (ja) * | 2008-01-30 | 2011-04-21 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | システムオンチップのスキャンパスの部分を分離するための装置及び方法 |
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| KR101216776B1 (ko) | 2008-01-30 | 2012-12-28 | 알카텔-루센트 유에스에이 인코포레이티드 | 시스템 온 칩 장치 및 그 테스트 방법 |
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