JPS6292059A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6292059A JPS6292059A JP23136785A JP23136785A JPS6292059A JP S6292059 A JPS6292059 A JP S6292059A JP 23136785 A JP23136785 A JP 23136785A JP 23136785 A JP23136785 A JP 23136785A JP S6292059 A JPS6292059 A JP S6292059A
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- JP
- Japan
- Prior art keywords
- bus
- processors
- multiprocessor
- multiprocessor system
- common
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はマルチプロセッサシステムにかかり、特に多数
のプロセッサを第１、第２のグループに区分して小規模
な第１、第２のマルチプロセ・ソサンステムを構成する
と共に、それらの間に共通ＲＡＭを配置してなるマルチ
プロセッサシステムに関する。
のプロセッサを第１、第２のグループに区分して小規模
な第１、第２のマルチプロセ・ソサンステムを構成する
と共に、それらの間に共通ＲＡＭを配置してなるマルチ
プロセッサシステムに関する。
〈従来技術〉
通常、マルチプロセッサシステムは第３図に示すように
複数のプロセッサ（ＣＰＵ）ｌｌａ〜ｌｉｐを同一バス
１２上に配置すると共に、各プロセッサから共通にアク
セスできるＲＡＭ１３ａ〜１３ｒやＩ／Ｏ装置１４ａ〜
１４１も該バスに接続し、バスアービタ１５の制御で所
定のプロセッサをしてバス１２を専有させて所定のＲＡ
ＭあるいはＩ／Ｏ装置にアクセスできるようにしている
。尚、プロセッサ間のデータの受は渡しはＲＡＭを介し
て行われる。
複数のプロセッサ（ＣＰＵ）ｌｌａ〜ｌｉｐを同一バス
１２上に配置すると共に、各プロセッサから共通にアク
セスできるＲＡＭ１３ａ〜１３ｒやＩ／Ｏ装置１４ａ〜
１４１も該バスに接続し、バスアービタ１５の制御で所
定のプロセッサをしてバス１２を専有させて所定のＲＡ
ＭあるいはＩ／Ｏ装置にアクセスできるようにしている
。尚、プロセッサ間のデータの受は渡しはＲＡＭを介し
て行われる。
〈発明が解決しようとしている問題点〉かかる従来のマ
ルチプロセッサシステムではプロセッサの数が少ないう
ちはよいが、プロセッサの数が増えてくるとバスの取り
合いになり、システム全体の能力が低下する問題が生じ
る。
ルチプロセッサシステムではプロセッサの数が少ないう
ちはよいが、プロセッサの数が増えてくるとバスの取り
合いになり、システム全体の能力が低下する問題が生じ
る。
特に、プロセッサ間でやりとりされるメツセージは短い
が遅延が許されない（タイムクリチカルという）場合に
は従来のシステム構成ではバスに多数のプロセッサを結
合することができないという問題が生じる。換言すれば
従来のシステム構成はタイムクリチカルな応用に向かな
いという問題がある。尚、タイムクリチヵルな例として
はサーボモータをリアルタイムで制御するような場合で
ある。
が遅延が許されない（タイムクリチカルという）場合に
は従来のシステム構成ではバスに多数のプロセッサを結
合することができないという問題が生じる。換言すれば
従来のシステム構成はタイムクリチカルな応用に向かな
いという問題がある。尚、タイムクリチヵルな例として
はサーボモータをリアルタイムで制御するような場合で
ある。
以上から本発明の目的はプロセッサの数が増えても各プ
ロセッサに割り当てるバス専有時間を従来に比べて増加
でき、従って高速処理が可能なマルチプロセッサシステ
ムを提供することである。
ロセッサに割り当てるバス専有時間を従来に比べて増加
でき、従って高速処理が可能なマルチプロセッサシステ
ムを提供することである。
本発明の別の目的はタイムクリチヵルな応用に適したマ
ルチプロセッサシステムを提供するととである。
ルチプロセッサシステムを提供するととである。
く問題点を解決するための手段〉
第１図は本発明にかかるマルチプロセッサシステムの概
念図である。
念図である。
２１は第１のマルチプロセッサシステム、３１は第２の
マルチプロセッサシステム、４１は共通システムである
。共通システム４１は第１、第２のマルチプロセッサシ
ステム２１．３１から共通にアクセス可能な共通ＲＡＭ
４１ａとバスアービタ４１ｃを少なくとも有している。
マルチプロセッサシステム、４１は共通システムである
。共通システム４１は第１、第２のマルチプロセッサシ
ステム２１．３１から共通にアクセス可能な共通ＲＡＭ
４１ａとバスアービタ４１ｃを少なくとも有している。
〈作用〉
多数のプロセッサを第１、第２のグループに区分して小
規模な第１、第２のマルチプロセッサシステム２１．３
１を構成すると共にそれらの間に共通ＲＡＭ４１ａを配
置する。第１、第２のマルチプロセッサシステム２１．
３１は互いに干渉せず独立に処理を実行し、又両システ
ム間のデータ通信は共通ＲＡＭ４１ａを介して行われる
。
規模な第１、第２のマルチプロセッサシステム２１．３
１を構成すると共にそれらの間に共通ＲＡＭ４１ａを配
置する。第１、第２のマルチプロセッサシステム２１．
３１は互いに干渉せず独立に処理を実行し、又両システ
ム間のデータ通信は共通ＲＡＭ４１ａを介して行われる
。
〈実施例〉
第２図は本発明にかかるマルチプロセッサシステムのブ
ロック図である。
ロック図である。
２１１ｆ第１のマルチプロセッサシステム）３１は第２
のマルチプロセッサシステム、４１は共通システムであ
る。
のマルチプロセッサシステム、４１は共通システムであ
る。
第１のマルチプロセッサシステム２１においては、複数
のプロセッサ２１ａＡ、２１ｂＡ−−２１ｎＡがバス２
２に結合されると共に、専用ＲＡＭ２３及び専用Ｉ／Ｏ
装置２４も該バスに結合され、バスアービタ２５の制御
により所定のプロセッサがバス２２を専有できるように
なっている。
のプロセッサ２１ａＡ、２１ｂＡ−−２１ｎＡがバス２
２に結合されると共に、専用ＲＡＭ２３及び専用Ｉ／Ｏ
装置２４も該バスに結合され、バスアービタ２５の制御
により所定のプロセッサがバス２２を専有できるように
なっている。
第２のマルチプロセ・ソサシステム３１においては、複
数のプロセッサ３１ａ 、３１ｂ ・・３１ｎＢカ
ハス３２に結合されると共に、専用ＲＡＭ３３及び専用
Ｉ／Ｏ装置３４も該バスに結合され、バスアービタ３５
の制御により所定のプロセッサがバス３２を専有できる
ようになっている。
数のプロセッサ３１ａ 、３１ｂ ・・３１ｎＢカ
ハス３２に結合されると共に、専用ＲＡＭ３３及び専用
Ｉ／Ｏ装置３４も該バスに結合され、バスアービタ３５
の制御により所定のプロセッサがバス３２を専有できる
ようになっている。
共通システム４１は第１、第２のマルチプロセッサシス
テム２１．３１から共通にアクセス可能な共通ＲＡＭ４
１ａと、共通Ｉ／Ｏ装置４１ｂと、バスアービタ４１ｃ
を有し、共通ＲＡＭ４１ ａ及び共通Ｉ／Ｏ装置４１ｂ
はバス４１ｄに結合され、バスアービタ４１ｃの制御に
上り所定のマルチプロセッサシステムがバス４１ｄを専
有できろようになっている。
テム２１．３１から共通にアクセス可能な共通ＲＡＭ４
１ａと、共通Ｉ／Ｏ装置４１ｂと、バスアービタ４１ｃ
を有し、共通ＲＡＭ４１ ａ及び共通Ｉ／Ｏ装置４１ｂ
はバス４１ｄに結合され、バスアービタ４１ｃの制御に
上り所定のマルチプロセッサシステムがバス４１ｄを専
有できろようになっている。
尚、タイムクリチカルなデータ授受が要求されろプロセ
ッサ同士は同一のマルチプロセッサシステム２１．３１
に配置する。又、タイムクリチヵルなプロセッサの組が
多い場合に（よ適当にプロセッサを第１、第２のマルチ
プロセッサシステムに分散させる。
ッサ同士は同一のマルチプロセッサシステム２１．３１
に配置する。又、タイムクリチヵルなプロセッサの組が
多い場合に（よ適当にプロセッサを第１、第２のマルチ
プロセッサシステムに分散させる。
さて、かかるマルチプロセッサシステムにおいて第１、
第２の小規模のマルチプロセッサシステム２１．３１は
互いに干渉せず、独立に処理を実行する。そして、同一
のマルチプロセラサンステム内のプロセッサ間のデータ
授受はそれぞれ専用ＲＡＭ２３．３３を介して行う。
第２の小規模のマルチプロセッサシステム２１．３１は
互いに干渉せず、独立に処理を実行する。そして、同一
のマルチプロセラサンステム内のプロセッサ間のデータ
授受はそれぞれ専用ＲＡＭ２３．３３を介して行う。
又、第１、第２のマルチプロセッサシステム２１．３１
間でのデータ通信は共通システム４１を介して行われる
。すなわち、データ発信元のプロセッサはバス４１ｄの
空き時間においてバスア−ビタ４１ｃを介して共通ＲＡ
Ｍ ４１ ａに制御コマンドとデータを書き込み、デ
ータを受信先のプロセッサは同様にバスの空き時間にお
いてバスアービク４１ｃを介してこれらデータを読み取
って制御コマンドを解読し、所定の処理を実行する。
間でのデータ通信は共通システム４１を介して行われる
。すなわち、データ発信元のプロセッサはバス４１ｄの
空き時間においてバスア−ビタ４１ｃを介して共通ＲＡ
Ｍ ４１ ａに制御コマンドとデータを書き込み、デ
ータを受信先のプロセッサは同様にバスの空き時間にお
いてバスアービク４１ｃを介してこれらデータを読み取
って制御コマンドを解読し、所定の処理を実行する。
〈発明の効果〉
以上本発明によれば、多数のゴロセッサを第１、第２の
グループに区分して第１、第２のマルチプロセッサシス
テムを構成し、各マルチプロセッサシステムが互いに干
渉せず独立に処理を実行できるようにすると共に、両マ
ルチプロセッサシスチム間に共通ＲＡＭを配置し該共通
ＲＡＭを介して両ンステム間のデータ通信が行えるよう
にしたから、プロセッサの数が増えてもそれぞれのマル
チプロセッサシステムの規模が小さく、従って各プロセ
ッサに割り当てるバス専有時間を従来に比べて増加でき
高速処理が可能である。
グループに区分して第１、第２のマルチプロセッサシス
テムを構成し、各マルチプロセッサシステムが互いに干
渉せず独立に処理を実行できるようにすると共に、両マ
ルチプロセッサシスチム間に共通ＲＡＭを配置し該共通
ＲＡＭを介して両ンステム間のデータ通信が行えるよう
にしたから、プロセッサの数が増えてもそれぞれのマル
チプロセッサシステムの規模が小さく、従って各プロセ
ッサに割り当てるバス専有時間を従来に比べて増加でき
高速処理が可能である。
又、タイムクリチカルにデータ授受を行う必要があるプ
ロセッサを同一のマルチプロセッサシステムに包含させ
、専用ＲＡＭを介して相互にデータ通信を行わせろよう
にできるためデータの伝送遅延時間を許容範囲内に収め
ることがてき、タイムクリチカルな応用に用いて好適で
ある。
ロセッサを同一のマルチプロセッサシステムに包含させ
、専用ＲＡＭを介して相互にデータ通信を行わせろよう
にできるためデータの伝送遅延時間を許容範囲内に収め
ることがてき、タイムクリチカルな応用に用いて好適で
ある。
第１図は本発明にかかるマルチプロセッサシステムの概
念図、 第２図は本発明にかかるマルチプロセッサシステムのブ
ロック図、 第３図は従来のマルチシステムのブロック図である。 ２１・・第１のマルチプロセッサシステム、３１・・第
２のマルチプロセッサシステム、４１・・共通システム
、 ４１ａ−・共通ＲＡＭ ４１ｃ・・バスアービク 特許出願人 ファナック株式会社代理人
弁理士 齋藤千幹第１図
念図、 第２図は本発明にかかるマルチプロセッサシステムのブ
ロック図、 第３図は従来のマルチシステムのブロック図である。 ２１・・第１のマルチプロセッサシステム、３１・・第
２のマルチプロセッサシステム、４１・・共通システム
、 ４１ａ−・共通ＲＡＭ ４１ｃ・・バスアービク 特許出願人 ファナック株式会社代理人
弁理士 齋藤千幹第１図
Claims (1)
- 【特許請求の範囲】 複数のプロセッサを第１のバスに結合すると共に、該バ
スにＲＡＭ及びＩ／Ｏ装置を結合し、第１のバスアービ
タの制御により所定のプロセッサをして第１のバスを専
有させる第１のマルチプロセッサシステムと、 複数のプロセッサを第２のバスに結合すると共に、該バ
スにＲＡＭ及びＩ／Ｏ装置を結合し、第２のバスアービ
タの制御により所定のプロセッサをして第２のバスを専
有させる第２のマルチプロセッサシステムと、 第１、第２のマルチプロセッサシステムからアクセス可
能な共通ＲＡＭを少なくとも第３のバスに結合し、第３
のバスアービタの制御により所定のマルチプロセッサシ
ステムをして第３のバスを専有させる共通システム とを有することを特徴とするマルチプロセッサシステム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23136785A JPS6292059A (ja) | 1985-10-18 | 1985-10-18 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23136785A JPS6292059A (ja) | 1985-10-18 | 1985-10-18 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292059A true JPS6292059A (ja) | 1987-04-27 |
| JPH0235343B2 JPH0235343B2 (ja) | 1990-08-09 |
Family
ID=16922507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23136785A Granted JPS6292059A (ja) | 1985-10-18 | 1985-10-18 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292059A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102033783B1 (ko) * | 2019-08-30 | 2019-10-17 | 조현철 | 헬멧 및 사용자단말기를 이용한 탈모예방 및 양모 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139939A (en) * | 1977-05-13 | 1978-12-06 | Toshiba Corp | Memory addressing method |
| JPS55121567A (en) * | 1979-03-13 | 1980-09-18 | Toshiba Corp | Computer system for control |
-
1985
- 1985-10-18 JP JP23136785A patent/JPS6292059A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139939A (en) * | 1977-05-13 | 1978-12-06 | Toshiba Corp | Memory addressing method |
| JPS55121567A (en) * | 1979-03-13 | 1980-09-18 | Toshiba Corp | Computer system for control |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235343B2 (ja) | 1990-08-09 |
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