JPS6286879A - 半導体光電変換装置の製造方法 - Google Patents
半導体光電変換装置の製造方法Info
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- JPS6286879A JPS6286879A JP60226904A JP22690485A JPS6286879A JP S6286879 A JPS6286879 A JP S6286879A JP 60226904 A JP60226904 A JP 60226904A JP 22690485 A JP22690485 A JP 22690485A JP S6286879 A JPS6286879 A JP S6286879A
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- gate
- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は静電誘導トランジスタ（以下、ＳＩＴと称する
）を用いた光電変換装置の製造方法に関する。
）を用いた光電変換装置の製造方法に関する。
［従来技術］
ＳＩＴを用いた光電変換装置では高電流利得、高信号−
雑音比、及び広ダイナミツクレンジが得られるという特
長を有していることはすでに公知である（例えば、特願
昭５８−２４９５４６号等参照）。
雑音比、及び広ダイナミツクレンジが得られるという特
長を有していることはすでに公知である（例えば、特願
昭５８−２４９５４６号等参照）。
上記特長によってＳＩＴ光電変換装置は微弱光検出に特
に有用である。
に有用である。
以下、図面を用いて従来のＳＩＴ光電変換装置を説明す
る。第５図はプレーナ型（表面拡散ゲート型）ＳＩＴ光
電変換装置の構造の一例を示したものである。この図に
おいて、ソース領域となるＮ＋基板１上に形成されるＮ
−エピタキシャル成長層２の空乏化している低不純物濃
度層に光が入射すると、入射した光量に応じて電子−正
孔対が発生する。電子はＮ型高不純物濃度領域であるＮ
十基板１を通って電極３から流出する。正孔はゲート領
域４に流入。
る。第５図はプレーナ型（表面拡散ゲート型）ＳＩＴ光
電変換装置の構造の一例を示したものである。この図に
おいて、ソース領域となるＮ＋基板１上に形成されるＮ
−エピタキシャル成長層２の空乏化している低不純物濃
度層に光が入射すると、入射した光量に応じて電子−正
孔対が発生する。電子はＮ型高不純物濃度領域であるＮ
十基板１を通って電極３から流出する。正孔はゲート領
域４に流入。
蓄積され、ゲートの電位を変化させる。ゲート領域４は
絶縁膜５を介してゲート電極６（光を通過する為ＩＴＯ
等の透明電極となっている）に接しているので正孔はゲ
ートから流出することなく、入射光量に応じたゲート電
位の変化をもたらす。このとき、ドレイン領域７上に形
成された電極８とソース電極３の間に電圧を印加すれば
、ゲート電位に応じた、即ち入射光量に応じた主電流が
流れる。
絶縁膜５を介してゲート電極６（光を通過する為ＩＴＯ
等の透明電極となっている）に接しているので正孔はゲ
ートから流出することなく、入射光量に応じたゲート電
位の変化をもたらす。このとき、ドレイン領域７上に形
成された電極８とソース電極３の間に電圧を印加すれば
、ゲート電位に応じた、即ち入射光量に応じた主電流が
流れる。
第６図に第５図の構造の製造方法の一例を示す。
Ｎ十抵抗基板ｌの上にＮ−高抵抗エピタキシャル層２を
成長させ、拡散マスク１１で覆う。さらにゲート領域と
なる部分に窓１２を開ける（ａ）。例えば、Ｎ十基板の
比抵抗は０．００７〜０．０２Ω−ロ、エピタキシャル
層２の比抵抗は１００Ω−１以上とする。拡散マスクは
例えば０．６〜１μｍの熱酸化膜でよい。次に窓４３か
らゲート部４を形成する為にＰ型不純物（例えばボロン
）を２〜４μｍの深さに拡散する（ｂ）。ドレインとな
る部分に窓１３を開け、Ｎ型不純物を０．２〜０．７μ
ｍの深さに拡散する（ｃ）。最後にソース電極３とドレ
イン電極８及びゲート上部に薄い絶縁層５と透明電極６
を形成する。
成長させ、拡散マスク１１で覆う。さらにゲート領域と
なる部分に窓１２を開ける（ａ）。例えば、Ｎ十基板の
比抵抗は０．００７〜０．０２Ω−ロ、エピタキシャル
層２の比抵抗は１００Ω−１以上とする。拡散マスクは
例えば０．６〜１μｍの熱酸化膜でよい。次に窓４３か
らゲート部４を形成する為にＰ型不純物（例えばボロン
）を２〜４μｍの深さに拡散する（ｂ）。ドレインとな
る部分に窓１３を開け、Ｎ型不純物を０．２〜０．７μ
ｍの深さに拡散する（ｃ）。最後にソース電極３とドレ
イン電極８及びゲート上部に薄い絶縁層５と透明電極６
を形成する。
［従来技術の問題点コ
第１図において、ゲート・マスク間隔をＷｇ、表面主電
極幅をＵＳ、ゲート拡散深さをＸｊ、ゲート・主電極間
隔をΔＶ、ゲート拡散の横方内拡がりを０．８Ｘｊとす
ると、 ΔＷ ＝ｌ（Ｗｇ −２Ｘ ０．８Ｘｊ−１Ｉｌｓ）
＝０．５Ｗｇ−０，８Ｘｊ−０，５Ｗｓとなる、これら
の変数の実用的な値１例えばｗｇ＝６μｍの場合ゲート
の効きを良くするためにはＸｊ岬２．５μｍ程度である
必要があるが、Ｗｓ＋２Δ１１＋４２μｍとなり、Ｗｓ
＝１μｍとしてもΔＷ＝０．５μｍという狭い間隔しか
得られない。
極幅をＵＳ、ゲート拡散深さをＸｊ、ゲート・主電極間
隔をΔＶ、ゲート拡散の横方内拡がりを０．８Ｘｊとす
ると、 ΔＷ ＝ｌ（Ｗｇ −２Ｘ ０．８Ｘｊ−１Ｉｌｓ）
＝０．５Ｗｇ−０，８Ｘｊ−０，５Ｗｓとなる、これら
の変数の実用的な値１例えばｗｇ＝６μｍの場合ゲート
の効きを良くするためにはＸｊ岬２．５μｍ程度である
必要があるが、Ｗｓ＋２Δ１１＋４２μｍとなり、Ｗｓ
＝１μｍとしてもΔＷ＝０．５μｍという狭い間隔しか
得られない。
従って、耐圧が約１２Ｖ程度と低く、さらにマスク合せ
工程の誤差などにより、ゲート・主電極の接触により耐
圧の低下やリーク電流が増大する場合が少なくない。ま
た、面領域が接近することによってゲート・ドレイン間
の寄生容量が増加し、光電変換速度の低下や、駆動電流
の増大をひき起す。
工程の誤差などにより、ゲート・主電極の接触により耐
圧の低下やリーク電流が増大する場合が少なくない。ま
た、面領域が接近することによってゲート・ドレイン間
の寄生容量が増加し、光電変換速度の低下や、駆動電流
の増大をひき起す。
この様な問題を解決する手段として、プレナー構造に対
してゲート・主電極間の距離を長くとるため、第７図に
示す様な切込ゲート部構造が提案されている。然しなか
ら、上記の例の如くなる微細構造では、適当なマスクを
用いてシリコン等を切込むに際し、化学（湿式）エツチ
ングなどの等方性エツチングでは、横方向エツチングが
大きく制御性に欠けるため、ガスプラズマを用いた異方
性エツチングを用いて垂直な切込をつくる必要がある。
してゲート・主電極間の距離を長くとるため、第７図に
示す様な切込ゲート部構造が提案されている。然しなか
ら、上記の例の如くなる微細構造では、適当なマスクを
用いてシリコン等を切込むに際し、化学（湿式）エツチ
ングなどの等方性エツチングでは、横方向エツチングが
大きく制御性に欠けるため、ガスプラズマを用いた異方
性エツチングを用いて垂直な切込をつくる必要がある。
ところが、この異方性プラズマエツチングによると、結
晶内に極めて高密度の回復不可能な結晶欠陥１４を生じ
るため、デバイス特性が劣化してしまい、実用的なもの
が得られなかった。
晶内に極めて高密度の回復不可能な結晶欠陥１４を生じ
るため、デバイス特性が劣化してしまい、実用的なもの
が得られなかった。
［発明の目的］
本発明の目的は、上述のＳＩＴ光電変換装置の特長を生
かしつつ製造工程に依存する漏れ電流や、寄生容量を低
減し、しかもデバイス特性を劣化させる結晶欠陥の導入
を防止する為の新しい製造プロセスを提供することにあ
る。
かしつつ製造工程に依存する漏れ電流や、寄生容量を低
減し、しかもデバイス特性を劣化させる結晶欠陥の導入
を防止する為の新しい製造プロセスを提供することにあ
る。
［発明の概要コ
このため本発明は、静電誘導トランジスタを用いた半導
体光電変換装置において５表面側主電極又はチャネルの
少なくとも一部を選択的にエピタキシャル成長させるよ
うにしたことを特徴とする。
体光電変換装置において５表面側主電極又はチャネルの
少なくとも一部を選択的にエピタキシャル成長させるよ
うにしたことを特徴とする。
［発明の実施例］
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例に係る光電変換装置の製造手
順を示したもので、図中、第６図と同一符号は同一また
は相当部分を示し、ゲート領域の拡散までを行なう手順
（ａ）は第６図の場合と全く同じである。
順を示したもので、図中、第６図と同一符号は同一また
は相当部分を示し、ゲート領域の拡散までを行なう手順
（ａ）は第６図の場合と全く同じである。
次に選択成長用のマスク２１で表面を覆い、ドレイン領
域またはチャネル領域となる部分に窓２２を開ける。マ
スク２１は１〜３μｍの二酸化けい素膜である。窓開け
は反応性イオンエツチングの様な異方性エツチングを用
い、横方向のエツチングが起らないようにする。例えば
１〜４％の四塩化けい素を含んだ水素ガスを導入し、１
０００℃から１３００℃に加熱することによって選択成
長がなされる（ｂ）。
域またはチャネル領域となる部分に窓２２を開ける。マ
スク２１は１〜３μｍの二酸化けい素膜である。窓開け
は反応性イオンエツチングの様な異方性エツチングを用
い、横方向のエツチングが起らないようにする。例えば
１〜４％の四塩化けい素を含んだ水素ガスを導入し、１
０００℃から１３００℃に加熱することによって選択成
長がなされる（ｂ）。
選択成長の終了後ドレイン部にＮ型不純物を拡散する。
ドレイン部を形成する領域以外は選択成長用のマスク２
１で覆われているので、このマスク２１を拡散防止用の
マスクとしても使用することができる（ｃ）。ドレイン
部の拡散が終了したら電極３，５゜６．８を形成する（
ｄ）。
１で覆われているので、このマスク２１を拡散防止用の
マスクとしても使用することができる（ｃ）。ドレイン
部の拡散が終了したら電極３，５゜６．８を形成する（
ｄ）。
本実施例によれば、プレーナ型の従来例より工程数を増
やすことなく、ドレイン・ゲート間を分離することがで
きる。
やすことなく、ドレイン・ゲート間を分離することがで
きる。
第２図は本発明の第２の実施例を示したもので。
図中、第１図と同一符号は同一または相当部分を示す。
拡散用のマスク１１を形成後ゲート部を拡散・酸化を行
なう。本実施例ではゲート拡散を行なう際のマスクとし
て、二酸化けい素と選択的にエツチングが可能な材質１
例えば窒化けい素を用いる。
なう。本実施例ではゲート拡散を行なう際のマスクとし
て、二酸化けい素と選択的にエツチングが可能な材質１
例えば窒化けい素を用いる。
ゲートを酸化雰囲気中で拡散・酸化した後（ａ）、ドレ
インを形成する部分の窒化膜のみをエツチングする。ド
レイン部以外の窒化膜はフォトレジスト２３で覆ってお
く。ドレイン部の窒化膜を除去後ゲート拡散を行なって
いる間に形成された酸化膜を選択成長のマスクとして用
いる。
インを形成する部分の窒化膜のみをエツチングする。ド
レイン部以外の窒化膜はフォトレジスト２３で覆ってお
く。ドレイン部の窒化膜を除去後ゲート拡散を行なって
いる間に形成された酸化膜を選択成長のマスクとして用
いる。
以下、第１図に示した実施例と同様に、ドレイン部の拡
散、各電極部の形成を行なう。本実施例では安価で安定
した工程をもちいて、ゲート・ドレインを自己整合的に
形成し、かつ小さい漏れ電流、寄生容量を実現すること
ができる。
散、各電極部の形成を行なう。本実施例では安価で安定
した工程をもちいて、ゲート・ドレインを自己整合的に
形成し、かつ小さい漏れ電流、寄生容量を実現すること
ができる。
次に本発明の第３の実施例を第３図に従って詳細に説明
する。
する。
（ａ） ３１は１０” 〜１０”／ａｌ？の不純物濃
度のＮ＋シリコン基板、３２は３〜ｌＯμｍ厚さで不純
物濃度約１０１４／ａｉ？以下のＮ−シリコン層である
。このＮ−″シリコン層３２の上に厚さ約１５００人の
シリコン窒化膜（Ｓｉ３Ｎ４）３３、及び厚さ約１〜２
μｍのシリコン酸化膜（ＳｉＯｚ）３４を化学的気相成
長（ｃ、ｖ、ｏ、） ニより夫々成長させる。ここで、
フォトエツチングによりレジストパターンを形成し、こ
れをマスクとしてＣＦ４＋Ｈ２ガスプラズマにより異方
性エツチングを行ない、選択エピタキシャル成長のマス
クを形成する。
度のＮ＋シリコン基板、３２は３〜ｌＯμｍ厚さで不純
物濃度約１０１４／ａｉ？以下のＮ−シリコン層である
。このＮ−″シリコン層３２の上に厚さ約１５００人の
シリコン窒化膜（Ｓｉ３Ｎ４）３３、及び厚さ約１〜２
μｍのシリコン酸化膜（ＳｉＯｚ）３４を化学的気相成
長（ｃ、ｖ、ｏ、） ニより夫々成長させる。ここで、
フォトエツチングによりレジストパターンを形成し、こ
れをマスクとしてＣＦ４＋Ｈ２ガスプラズマにより異方
性エツチングを行ない、選択エピタキシャル成長のマス
クを形成する。
（ｂ） シリコン窒化膜を約１０００人の厚さで同様
に成長させ、全表面をＣＦ４＋８２ガスプラズマによる
反応性イオンエツチングにより異方性をもってシリコン
窒化膜をエツチングし、壁面にのみシリコン窒化膜３５
を残す。５ｉＣＱ４（又は５ｉＨＣ１１３，５ｉＨｚＣ
１１ｚ）のＨ２ガス還元により、選択的にシリコンをエ
ピタキシャル成長させ、１〜２μｍ厚の高抵抗Ｎ″″層
３６を得る。
に成長させ、全表面をＣＦ４＋８２ガスプラズマによる
反応性イオンエツチングにより異方性をもってシリコン
窒化膜をエツチングし、壁面にのみシリコン窒化膜３５
を残す。５ｉＣＱ４（又は５ｉＨＣ１１３，５ｉＨｚＣ
１１ｚ）のＨ２ガス還元により、選択的にシリコンをエ
ピタキシャル成長させ、１〜２μｍ厚の高抵抗Ｎ″″層
３６を得る。
（ｃ） ＳＩＴのチャネル及び表面側主電極となる部
分を除き、厚さ約１〜２μｍのフォトレジスト３７にて
被覆する。この場合、フォトレジスト３７はシリコン窒
化膜３３と重なって形成することが可能なので、マスク
合せ寸法に余裕ができ、ｉａ造が容易になる。ここで、
Ａｓ＋イオンを１００ＫｅＶのエネルギー。
分を除き、厚さ約１〜２μｍのフォトレジスト３７にて
被覆する。この場合、フォトレジスト３７はシリコン窒
化膜３３と重なって形成することが可能なので、マスク
合せ寸法に余裕ができ、ｉａ造が容易になる。ここで、
Ａｓ＋イオンを１００ＫｅＶのエネルギー。
約１０”／ａＪ程度でイオン注入する。Ａｓ”イオンは
フォトレジスト３７及び５ｉＯｚ３４によりストップさ
れるため、ＳＩＴのＮ十表面主電極となるべき部分３８
のみに注入されることとなる。
フォトレジスト３７及び５ｉＯｚ３４によりストップさ
れるため、ＳＩＴのＮ十表面主電極となるべき部分３８
のみに注入されることとなる。
（ｄ） フォトレジスト３７をレジスト剥離液により
除去し、かつ表面の５ｉＯｚ３４を弗酸溶液によりエツ
チング除去した後、前工程で注入したＡｓのドライブイ
ンを行ない、表面不純物濃度１０’″〜１０”／ｄ、深
さ０．３〜０．６μｍのＮ十表面主電極を形成し、かつ
、シリコン窒化膜３３．３５に覆われた部分を除き１選
択酸化し、 ４０００〜６０００人の５ｉＯｚ３９を得
る。
除去し、かつ表面の５ｉＯｚ３４を弗酸溶液によりエツ
チング除去した後、前工程で注入したＡｓのドライブイ
ンを行ない、表面不純物濃度１０’″〜１０”／ｄ、深
さ０．３〜０．６μｍのＮ十表面主電極を形成し、かつ
、シリコン窒化膜３３．３５に覆われた部分を除き１選
択酸化し、 ４０００〜６０００人の５ｉＯｚ３９を得
る。
Ｂ◆イオン注入（エネルギー７５ＫｅＶ 、注入量的Ｉ
Ｘ １０”〜Ｉ Ｘ １０”／ａＪ）により、５ｉＯ
ｚ３９により覆われた部分でＢ＋がストップされ、シリ
コン窒化膜３３の部分はＢ＋イオンが通過するため、選
択的に８１をイオン注入形成することができる。
Ｘ １０”〜Ｉ Ｘ １０”／ａＪ）により、５ｉＯ
ｚ３９により覆われた部分でＢ＋がストップされ、シリ
コン窒化膜３３の部分はＢ＋イオンが通過するため、選
択的に８１をイオン注入形成することができる。
（ｅ） 前工程で注入したＢ＋をアニールすることに
よりゲート領域４０を形成した後フォトエツチングによ
りシリコン窒化膜３３及び５ｉＯｚ３９に所要の開口部
を設け、かつアルミなどの金属により電極パターン４１
を形成する。また裏面側Ｎ今生電極３１用の電極４２を
形成する。
よりゲート領域４０を形成した後フォトエツチングによ
りシリコン窒化膜３３及び５ｉＯｚ３９に所要の開口部
を設け、かつアルミなどの金属により電極パターン４１
を形成する。また裏面側Ｎ今生電極３１用の電極４２を
形成する。
次に本発明の第４の実施例を第４図に従い説明する。な
お、図中、第３図と同一符号は同一または相当部分を示
す。
お、図中、第３図と同一符号は同一または相当部分を示
す。
（ａ） 第３図の実施例と同様にして選択エピタキシ
ャル成長用のマスクを形成し、かつ選択エピタキシャル
成長を行なう。
ャル成長用のマスクを形成し、かつ選択エピタキシャル
成長を行なう。
（ｂ） シリコン酸化［３４をフッ酸溶液にてエツチ
ング除去後、シリコン窒化膜３３．３５にて覆われた部
分を除き熱酸化によりシリコン酸化膜３９を約４０００
〜６０００人の厚さで形成する。この後、Ｂ＋イオン注
入（例えば７５ＫｅＶでＩ Ｘ １０１４〜Ｉ Ｘ １
０”／ａｌ）を行なうと、シリコン酸化膜３９で覆われ
たシリコンの部分にはＢ＋は注入されないが、シリコン
窒化膜３３の厚さは十分薄いためＢ＋が通過し、シリコ
ン窒化膜３３の下にはＢ＋が注入される。アニールを行
ないＰ＋ゲート領域４０を形成する。
ング除去後、シリコン窒化膜３３．３５にて覆われた部
分を除き熱酸化によりシリコン酸化膜３９を約４０００
〜６０００人の厚さで形成する。この後、Ｂ＋イオン注
入（例えば７５ＫｅＶでＩ Ｘ １０１４〜Ｉ Ｘ １
０”／ａｌ）を行なうと、シリコン酸化膜３９で覆われ
たシリコンの部分にはＢ＋は注入されないが、シリコン
窒化膜３３の厚さは十分薄いためＢ＋が通過し、シリコ
ン窒化膜３３の下にはＢ＋が注入される。アニールを行
ないＰ＋ゲート領域４０を形成する。
（ｃ） フォトエツチングにより、ＳＩＴの表面Ｎ今
生電極を形成する部分３８のみのシリコン酸化膜３９を
フッ酸溶液によりエツチング除去し、 Ａｓ＋のイオン
注入（例えば１００ＫｅＶでＩ Ｘ １０１ｓ〜Ｉ Ｘ
１０”／ａ＋ｆ）を行ない、その後再び主電極部分３
８上にのみ５ｉＯｚ３９を形成する。
生電極を形成する部分３８のみのシリコン酸化膜３９を
フッ酸溶液によりエツチング除去し、 Ａｓ＋のイオン
注入（例えば１００ＫｅＶでＩ Ｘ １０１ｓ〜Ｉ Ｘ
１０”／ａ＋ｆ）を行ない、その後再び主電極部分３
８上にのみ５ｉＯｚ３９を形成する。
（ｄ） イオン注入したＡｓ＋をアニール、ドライブ
インし表面Ｎ今生電極３８を形成する。所望のコンタク
トホールをフォトエツチングにより形成し、必要なＮ生
電極配線４１ａをポリシリコン、アルミなどにより、ま
た、この例で示す様なゲート上に蓄積容量を持たせる場
合には、入射光効率の良いＩＴＯ（インヂウム・錫・酸
化膜）などによりＭＩＳゲート電極４１ｂを形成する。
インし表面Ｎ今生電極３８を形成する。所望のコンタク
トホールをフォトエツチングにより形成し、必要なＮ生
電極配線４１ａをポリシリコン、アルミなどにより、ま
た、この例で示す様なゲート上に蓄積容量を持たせる場
合には、入射光効率の良いＩＴＯ（インヂウム・錫・酸
化膜）などによりＭＩＳゲート電極４１ｂを形成する。
また裏面主電極への電極４２も同様に形成する。
このようにして、光電変換装置を製造すれば、ＳＩＴの
Ｎ十表面主電極とＰ十制御電極（ゲート部）とは接触せ
ずに、高抵抗エピタキシャル層を挟んで分離して形成で
きるため１両電極間のリーク電流を低減し、かつ耐圧を
著しく向上させ、寄生容量を低減することができる。ま
た、選択エピタキシャルにより精度良くチャネル幅が決
められること、Ｐ＋ゲート部を従来のプレナー型の様に
深く形成する必要がないため、短時間の熱処理で済むた
め、工程時間の短縮及び十分再現性良く製造することが
できる。一方、エツチングを利用した切込みゲート方式
では、ゲート部の切込みにプラズマエツチングを用いる
ことでゲート部の結晶欠陥の発生が避けられず、リーク
電流を低減させることが極めて困難であったが１本発明
では本質的に欠陥の発生の少ないエピタキシャル成長の
みを用いていることから、リーク電流も極めて少なく抑
えられる。
Ｎ十表面主電極とＰ十制御電極（ゲート部）とは接触せ
ずに、高抵抗エピタキシャル層を挟んで分離して形成で
きるため１両電極間のリーク電流を低減し、かつ耐圧を
著しく向上させ、寄生容量を低減することができる。ま
た、選択エピタキシャルにより精度良くチャネル幅が決
められること、Ｐ＋ゲート部を従来のプレナー型の様に
深く形成する必要がないため、短時間の熱処理で済むた
め、工程時間の短縮及び十分再現性良く製造することが
できる。一方、エツチングを利用した切込みゲート方式
では、ゲート部の切込みにプラズマエツチングを用いる
ことでゲート部の結晶欠陥の発生が避けられず、リーク
電流を低減させることが極めて困難であったが１本発明
では本質的に欠陥の発生の少ないエピタキシャル成長の
みを用いていることから、リーク電流も極めて少なく抑
えられる。
また、感光部となるゲート深さを１μｍ程度に浅く形成
しても十分制御性が良いため、呼吸係数の大きい５００
ｒ＋ｎ＋以下の短波長の光に対する感度を従来（ゲート
深さ２〜３μｍ）に比べ数倍以上に高めたＳＩＴ光電変
換装置を実現しうるものである。
しても十分制御性が良いため、呼吸係数の大きい５００
ｒ＋ｎ＋以下の短波長の光に対する感度を従来（ゲート
深さ２〜３μｍ）に比べ数倍以上に高めたＳＩＴ光電変
換装置を実現しうるものである。
尚１以上に説明した実施例ではＮチャネルＳＩＴについ
て述べたが、ＰチャネルＳＩＴについても各導電型を逆
にとるなどの修正により１本発明は十分適用可能である
。
て述べたが、ＰチャネルＳＩＴについても各導電型を逆
にとるなどの修正により１本発明は十分適用可能である
。
また、上記実施例ではＮ４一基板（共通主電極）の場合
のみについて記述したが、他の回路素子と同一基板にＳ
ＩＴを形成する場合、あるいは下側主電極を各ＳＩＴ毎
に分離して形成する必要がある場合のようにＰ型基板上
にＮ＋層、あるいは部分的にＮ中領域を所謂埋込層とし
て設けた構造に対しても本発明が適用できることは言う
までもない。
のみについて記述したが、他の回路素子と同一基板にＳ
ＩＴを形成する場合、あるいは下側主電極を各ＳＩＴ毎
に分離して形成する必要がある場合のようにＰ型基板上
にＮ＋層、あるいは部分的にＮ中領域を所謂埋込層とし
て設けた構造に対しても本発明が適用できることは言う
までもない。
また、本発明はシリコンに限定されるものではなく、■
−ｖ族その他の半導体にも適用可能なことも勿論のこと
である。
−ｖ族その他の半導体にも適用可能なことも勿論のこと
である。
［発明の効果］
以上のように本発明によれば、低リーク電流。
高耐圧、低寄生容量の特性が得られることから、高感度
・低クロストーク・高速・低消費電力の優れたＳＩＴ光
電変換装置が得られる。
・低クロストーク・高速・低消費電力の優れたＳＩＴ光
電変換装置が得られる。
第１図（ａ）〜（ｄ）は本発明の第１の実施例に係る光
電変換装置の製造工程説明図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例に係る光電変換装置の製造工程説
明図、第３図（ａ）〜（ｅ）は本発明の第３の実施例に
係る光電変換装置の製造工程説明図、第４図（ａ）〜（
ｄ）は本発明の第４の実施例に係る光電変換装置の製造
工程説明図、第５図は静電誘導トランジスタを用いた光
電変換素子の従来の構造例を示す断面図、第６図（ａ）
〜（ｄ）は第５図に示す構造を作る為の工程説明図、第
７図は第５図の欠点を解消する為の切込みゲート型の従
来例を示す断面図である。 ２１、、−・選択成長用のマスク、 ２３．３７・・・
フォトレジスト、 ３４．３９・・・シリコン酸化膜
（ＳｉＯｚ）。 第１図 第２図 第３図 第４図 第５図 第６図 （ａ） （ｂ）
電変換装置の製造工程説明図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例に係る光電変換装置の製造工程説
明図、第３図（ａ）〜（ｅ）は本発明の第３の実施例に
係る光電変換装置の製造工程説明図、第４図（ａ）〜（
ｄ）は本発明の第４の実施例に係る光電変換装置の製造
工程説明図、第５図は静電誘導トランジスタを用いた光
電変換素子の従来の構造例を示す断面図、第６図（ａ）
〜（ｄ）は第５図に示す構造を作る為の工程説明図、第
７図は第５図の欠点を解消する為の切込みゲート型の従
来例を示す断面図である。 ２１、、−・選択成長用のマスク、 ２３．３７・・・
フォトレジスト、 ３４．３９・・・シリコン酸化膜
（ＳｉＯｚ）。 第１図 第２図 第３図 第４図 第５図 第６図 （ａ） （ｂ）
Claims (3)
- （１）静電誘導トランジスタを用いた半導体光電変換装
置の製造方法において、表面側主電極又はチャネルの少
なくとも一部を選択的にエピタキシャル成長させる工程
を含むことを特徴とする半導体光電変換装置の製造方法
。 - （２）特許請求の範囲第１項記載において、選択エピタ
キシャル成長用マスクとして、シリコン選択酸化膜を用
いることによってゲート及び表面主電極を自己整合的に
位置決めすることを特徴とする半導体光電変換装置の製
造方法。 - （３）特許請求の範囲第１項記載において、選択エピタ
キシャル成長用マスクが２層構造となっており、かつイ
オン注入を用いてゲート、表面主電極を自己整合的に形
成することを特徴とする半導体光電変換装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226904A JPH0828526B2 (ja) | 1985-10-14 | 1985-10-14 | 半導体光電変換装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226904A JPH0828526B2 (ja) | 1985-10-14 | 1985-10-14 | 半導体光電変換装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286879A true JPS6286879A (ja) | 1987-04-21 |
| JPH0828526B2 JPH0828526B2 (ja) | 1996-03-21 |
Family
ID=16852417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226904A Expired - Lifetime JPH0828526B2 (ja) | 1985-10-14 | 1985-10-14 | 半導体光電変換装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828526B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688370A (en) * | 1979-12-20 | 1981-07-17 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
| JPS5943581A (ja) * | 1982-09-03 | 1984-03-10 | Junichi Nishizawa | 半導体光電変換装置 |
| JPS59107578A (ja) * | 1982-12-11 | 1984-06-21 | Junichi Nishizawa | 半導体光電変換装置 |
-
1985
- 1985-10-14 JP JP60226904A patent/JPH0828526B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688370A (en) * | 1979-12-20 | 1981-07-17 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
| JPS5943581A (ja) * | 1982-09-03 | 1984-03-10 | Junichi Nishizawa | 半導体光電変換装置 |
| JPS59107578A (ja) * | 1982-12-11 | 1984-06-21 | Junichi Nishizawa | 半導体光電変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828526B2 (ja) | 1996-03-21 |
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