JPS6286854A - 固体撮像素子およびその製造方法 - Google Patents
固体撮像素子およびその製造方法Info
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- JPS6286854A JPS6286854A JP60226900A JP22690085A JPS6286854A JP S6286854 A JPS6286854 A JP S6286854A JP 60226900 A JP60226900 A JP 60226900A JP 22690085 A JP22690085 A JP 22690085A JP S6286854 A JPS6286854 A JP S6286854A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
- H01L27/14667—Colour imagers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は、半導体基板上に走査回路および光導電膜を積
層化した固体撮像素子およびその製造方法に関するもの
である。 【従来の技術】 この種の積層型の固体撮像素子においては、光感度を高
めるために、非晶質水素化シリコンによる光導電膜をＭ
ＯＳ型、ＣａＯ型あるいはＢＢＤ型の走査回路基板上に
積層させている。第４図は走査回路をＭＯＳ型とした従
来の固体撮像素子の例を示し、同図（ａ）は断面の概要
図、同図（ｂ）は表面を示す平面図で絵素のレイアウト
が示されている０図において、１は半導体基板、２はソ
ース、３はゲート、４はドレイン、５は信号出力線、６
は絶縁層、７は下地電極、８は非晶質水素化シリコンに
よる光導電膜、９は絵素量分１ｌｉｉ層、１０はＩＴＯ
なとの透明電極である。 絵素を区画する下地電極７は光導電層８で発生したキャ
リアを蓄積し、ソース２に注入するが、その段差部７Ａ
上に積層された非晶質水素化シリコンにはボイドやクラ
ックなどの欠陥が発生しやすい、これら欠陥が光導電層
に生じると、欠陥部分にリーク電流が流れて特性を著し
く劣化させる原因となる。 このような欠点をなくすために、下地電極を二つに別け
る試みもなされている。第５図はそのような固体撮像素
子の例で、同図（ａ）は構造の概要を示す断面図、同図
（ｂ）は表面を示す平面図である０図に示すように、下
地電極は平坦な２次電極７２と、２次電極７２とソース
２を結ぶ１次電極７１に分割されている以外第４図の固
体撮像素子と変わらない、このように２次電極７２を平
坦化することによって、段差部７Ａをなくすことができ
るが、２次電極７２の端部７Ｂおよび１次電極７１と２
次電極７２の接続部７Ｄ上に生ずる段差部７Ｃ付近に積
層された非晶質水素化シリコンには、やはり第４図の段
差部７Ａ上におけると同様の欠陥が発生しやすく、完全
な解決策とはなっていない。 さらにまた、非晶質水素化シリコンを利用した固体撮像
素子においては、平面方向の抵抗が固体撮像素子の要求
性能に比べて若干紙いため、解像度が劣化し、混色も大
きい。この欠点を除去すべく非晶質シリコン膜を高抵抗
化した場合、キャリア移動度が低下したり、高抵抗化に
伴うトラップ密度の増加による残像の増加などの欠点が
あった。 ［発明が解決しようとする問題点１ そこで、本発明の目的は、上述した解像度の劣化や混色
の発生という欠点を除去するために、非晶質水素化シリ
コン膜を絵素毎に分離させると共に、その際にクラック
やボイドなどの欠陥が発生しないように適切に処理工程
を進め、しかも工程の簡略化を計った固体撮像素子およ
びその製造方法を提供することにある。 ［問題点を解決するための手段］ かかる目的を達成するため、本発明においては、半導体
基板上に走査回路と光導電層を積層した固体撮像素子の
製造方法において、絵素間の分離と下地電極の段差部の
除去を同時に行うことを特徴とする。 また、本発明においては、半導体基板上に走査回路と光
導電層を積層した固体撮像素子の製造方法において、１
次電極と２次電極の接続部を絵素間分離部に位置せしめ
絵素間の分離と下地電極の段差部の除去を同時に行うこ
とを特徴とする。 ［作 用Ｊ 本発明によれば、絵素の分離に際して、２次電極の段差
にもとづく光導電層の欠陥部を同時に除去できるので、
絵素間のリーク、混色などを防止できる。 ［実施例） 以下、図面を参照して、本発明の詳細な説明する。 第１図は本発明の詳細な説明する図で、同図（ａ）は断
面の概要図、同図（ｂ）は表面を示す平面図である。Ｓ
ｉ基盤１上に通常の方法でＭＯＳ型の走査回路を作製す
る。２はソース、３はゲート、４はドレイン、５は出力
線、６は５ｉ０２ 、 Ｓｉ３Ｎ４、ポリイミドなどか
らなる絶縁層、７１はＡ又−Ｓｉ、Ａ１−９ｉ−Ｃｕま
たはＭｏなどからなる１次電極である。１次電極を形成
したのち、絶縁層６で１次電極をおおい、次に７Ｄのコ
ンタクト部にコンタクトホールをあけさらに２次電極７
２をスパッタなどの方法によって形成する。２次電極の
材質は１次電極と同様である。２次電極７２の上に例え
ば非晶質水素化シリコンからなる光導電層８を５ｉ）１
４のグロー放電によって堆積する。光導電層８の表面に
レジスト剤によってマスクパターンを形成し、エツチン
グによって絵素間部の光導電層８を除去する。除去部は
１１で示される。この時、本発明においては、２次電極
の端の端部７Ｂおよび接続部７Ｄ上の段差部７Ｃの一部
を同時に除去する。これによって前述した光導電層の欠
陥は除去される。光導電層の除去によって形成された溝
にＳ ｉ０２．５４３Ｎ４ 、ポリイミドなどの絶縁物
をＣＶＯ、光硬化法などによって充填して絵素量分Ｉａ
層とする。溝部以外の不要部の絶縁物をフォトエツチン
グにより除去し、透明電極１０を蒸着する。こうして作
製された固体撮像素子は、第１図（ｂ）と従来例の第５
図（ｂ）とを比較すると明らかなように、絵素内に２次
電極の端部７Ｂがなく、接続部７Ｄ上の段差部７Ｃも減
少している。それだけ絵素内における光導電層８の欠陥
部が除去され、リーク、混色などの発生が少ない。 絵素間の分離は次の方法によることも可能である。すな
わち、２次電極７２上にＳｉＨ４のグロー放電によって
非晶質水素化シリコンの光導電層８を形成する。次にス
パッタなどによってＩＴＯ、酸化錫などによる透明電極
１０を形成する。透明電極上にレジスト剤によるマスク
パターンを形成する。 ＨＦとＮ）ｌ＋Ｆのに６混合液によって透明電極１０の
絵素間分離部をエツチングする。残された透明電極をマ
スクとして非晶質水素化シリコン光導電層８をＣＣｆＬ
Ｆ３によってプラズマエッチする。エツチングは光導電
層の厚さ２ｇｒａのとき、圧力１７０履Ｔｏｒｒ、電力
３００１１１で１０分間程度である。形成された溝部に
ＳｉＯ□、 Ｓｉ３Ｎ４をＣＶＯにより、またはポリイ
ミドを光硬化によって充填し、検車間分離層とする。不
要部分の絶縁物をフォトエツチングまたはプラズマエツ
チングによって除去する。溝部の表面にＩＴＯからなる
透明電極をスパッタなどによって形成し、絵素間で切断
されたＩＴＯを再接続する。 なお、透明電極をマスクとした光導電層のプラズマエツ
チングは、一度に行なうのでなく、くりかえして行なっ
てもよい。 このように光導電層の欠陥部の除去と絵素間の分離を同
時に行なうに際して、１次電極７１と２次電極７２の接
続部７Ｄの位置を変えると、より大きな効果が得られる
。 第２図は本発明の他の実施例の表面を示す平面図で、１
次電極７１と２次電極７２の接続を２次電極の辺の全長
にわたって行なった例で、斜線部は除去された部分であ
る。第１図（ｂ）の例では段差は三つの辺（うち２辺は
長さが他の辺の約半分）に存在するが、第２図の例では
段差は一辺のみに存在する。 第３図は他の実施例における第２図と同様の平面図で、
１次電極７１と２次電極７２の接続部を２次電極の一隅
に移した例である。接続部の面積は４ｐｍ２（２ｇｍ角
）あれば十分なので、第３図の例のように接続部を２次
電極の一隅に移して小面積としても差支えない。 第５図の従来例と比較して第１図および第２図の例では
段差部を１／２以下に、第３図の例では１／３ないし１
／４に減少することができるので、段差による非晶質水
素化シリコンへの悪影響を取り除くことができる。 これまでの実施例では、光導電層として主に非晶質水素
化シリコンの例について述べたが、ニュービコン膜、ビ
ジコン膜（Ｓｂ２Ｓ３） 、ポリシリコンを光導電層と
して用いた場合も同様の効果がある。また、本発明をＣ
ＣＤ 、 ＢＢＤなどＭＯＳ以外の走査回路を有する固
体撮像素子に適用できることは言うまでもない。 ［発明の効果］ 以上述べたように、本発明によれば、絵素の分離に際し
て、２次電極の段差にもとづく光導電層の欠陥部を同時
に除去できるので、絵素間のリーク、混色などを防止で
きる。
層化した固体撮像素子およびその製造方法に関するもの
である。 【従来の技術】 この種の積層型の固体撮像素子においては、光感度を高
めるために、非晶質水素化シリコンによる光導電膜をＭ
ＯＳ型、ＣａＯ型あるいはＢＢＤ型の走査回路基板上に
積層させている。第４図は走査回路をＭＯＳ型とした従
来の固体撮像素子の例を示し、同図（ａ）は断面の概要
図、同図（ｂ）は表面を示す平面図で絵素のレイアウト
が示されている０図において、１は半導体基板、２はソ
ース、３はゲート、４はドレイン、５は信号出力線、６
は絶縁層、７は下地電極、８は非晶質水素化シリコンに
よる光導電膜、９は絵素量分１ｌｉｉ層、１０はＩＴＯ
なとの透明電極である。 絵素を区画する下地電極７は光導電層８で発生したキャ
リアを蓄積し、ソース２に注入するが、その段差部７Ａ
上に積層された非晶質水素化シリコンにはボイドやクラ
ックなどの欠陥が発生しやすい、これら欠陥が光導電層
に生じると、欠陥部分にリーク電流が流れて特性を著し
く劣化させる原因となる。 このような欠点をなくすために、下地電極を二つに別け
る試みもなされている。第５図はそのような固体撮像素
子の例で、同図（ａ）は構造の概要を示す断面図、同図
（ｂ）は表面を示す平面図である０図に示すように、下
地電極は平坦な２次電極７２と、２次電極７２とソース
２を結ぶ１次電極７１に分割されている以外第４図の固
体撮像素子と変わらない、このように２次電極７２を平
坦化することによって、段差部７Ａをなくすことができ
るが、２次電極７２の端部７Ｂおよび１次電極７１と２
次電極７２の接続部７Ｄ上に生ずる段差部７Ｃ付近に積
層された非晶質水素化シリコンには、やはり第４図の段
差部７Ａ上におけると同様の欠陥が発生しやすく、完全
な解決策とはなっていない。 さらにまた、非晶質水素化シリコンを利用した固体撮像
素子においては、平面方向の抵抗が固体撮像素子の要求
性能に比べて若干紙いため、解像度が劣化し、混色も大
きい。この欠点を除去すべく非晶質シリコン膜を高抵抗
化した場合、キャリア移動度が低下したり、高抵抗化に
伴うトラップ密度の増加による残像の増加などの欠点が
あった。 ［発明が解決しようとする問題点１ そこで、本発明の目的は、上述した解像度の劣化や混色
の発生という欠点を除去するために、非晶質水素化シリ
コン膜を絵素毎に分離させると共に、その際にクラック
やボイドなどの欠陥が発生しないように適切に処理工程
を進め、しかも工程の簡略化を計った固体撮像素子およ
びその製造方法を提供することにある。 ［問題点を解決するための手段］ かかる目的を達成するため、本発明においては、半導体
基板上に走査回路と光導電層を積層した固体撮像素子の
製造方法において、絵素間の分離と下地電極の段差部の
除去を同時に行うことを特徴とする。 また、本発明においては、半導体基板上に走査回路と光
導電層を積層した固体撮像素子の製造方法において、１
次電極と２次電極の接続部を絵素間分離部に位置せしめ
絵素間の分離と下地電極の段差部の除去を同時に行うこ
とを特徴とする。 ［作 用Ｊ 本発明によれば、絵素の分離に際して、２次電極の段差
にもとづく光導電層の欠陥部を同時に除去できるので、
絵素間のリーク、混色などを防止できる。 ［実施例） 以下、図面を参照して、本発明の詳細な説明する。 第１図は本発明の詳細な説明する図で、同図（ａ）は断
面の概要図、同図（ｂ）は表面を示す平面図である。Ｓ
ｉ基盤１上に通常の方法でＭＯＳ型の走査回路を作製す
る。２はソース、３はゲート、４はドレイン、５は出力
線、６は５ｉ０２ 、 Ｓｉ３Ｎ４、ポリイミドなどか
らなる絶縁層、７１はＡ又−Ｓｉ、Ａ１−９ｉ−Ｃｕま
たはＭｏなどからなる１次電極である。１次電極を形成
したのち、絶縁層６で１次電極をおおい、次に７Ｄのコ
ンタクト部にコンタクトホールをあけさらに２次電極７
２をスパッタなどの方法によって形成する。２次電極の
材質は１次電極と同様である。２次電極７２の上に例え
ば非晶質水素化シリコンからなる光導電層８を５ｉ）１
４のグロー放電によって堆積する。光導電層８の表面に
レジスト剤によってマスクパターンを形成し、エツチン
グによって絵素間部の光導電層８を除去する。除去部は
１１で示される。この時、本発明においては、２次電極
の端の端部７Ｂおよび接続部７Ｄ上の段差部７Ｃの一部
を同時に除去する。これによって前述した光導電層の欠
陥は除去される。光導電層の除去によって形成された溝
にＳ ｉ０２．５４３Ｎ４ 、ポリイミドなどの絶縁物
をＣＶＯ、光硬化法などによって充填して絵素量分Ｉａ
層とする。溝部以外の不要部の絶縁物をフォトエツチン
グにより除去し、透明電極１０を蒸着する。こうして作
製された固体撮像素子は、第１図（ｂ）と従来例の第５
図（ｂ）とを比較すると明らかなように、絵素内に２次
電極の端部７Ｂがなく、接続部７Ｄ上の段差部７Ｃも減
少している。それだけ絵素内における光導電層８の欠陥
部が除去され、リーク、混色などの発生が少ない。 絵素間の分離は次の方法によることも可能である。すな
わち、２次電極７２上にＳｉＨ４のグロー放電によって
非晶質水素化シリコンの光導電層８を形成する。次にス
パッタなどによってＩＴＯ、酸化錫などによる透明電極
１０を形成する。透明電極上にレジスト剤によるマスク
パターンを形成する。 ＨＦとＮ）ｌ＋Ｆのに６混合液によって透明電極１０の
絵素間分離部をエツチングする。残された透明電極をマ
スクとして非晶質水素化シリコン光導電層８をＣＣｆＬ
Ｆ３によってプラズマエッチする。エツチングは光導電
層の厚さ２ｇｒａのとき、圧力１７０履Ｔｏｒｒ、電力
３００１１１で１０分間程度である。形成された溝部に
ＳｉＯ□、 Ｓｉ３Ｎ４をＣＶＯにより、またはポリイ
ミドを光硬化によって充填し、検車間分離層とする。不
要部分の絶縁物をフォトエツチングまたはプラズマエツ
チングによって除去する。溝部の表面にＩＴＯからなる
透明電極をスパッタなどによって形成し、絵素間で切断
されたＩＴＯを再接続する。 なお、透明電極をマスクとした光導電層のプラズマエツ
チングは、一度に行なうのでなく、くりかえして行なっ
てもよい。 このように光導電層の欠陥部の除去と絵素間の分離を同
時に行なうに際して、１次電極７１と２次電極７２の接
続部７Ｄの位置を変えると、より大きな効果が得られる
。 第２図は本発明の他の実施例の表面を示す平面図で、１
次電極７１と２次電極７２の接続を２次電極の辺の全長
にわたって行なった例で、斜線部は除去された部分であ
る。第１図（ｂ）の例では段差は三つの辺（うち２辺は
長さが他の辺の約半分）に存在するが、第２図の例では
段差は一辺のみに存在する。 第３図は他の実施例における第２図と同様の平面図で、
１次電極７１と２次電極７２の接続部を２次電極の一隅
に移した例である。接続部の面積は４ｐｍ２（２ｇｍ角
）あれば十分なので、第３図の例のように接続部を２次
電極の一隅に移して小面積としても差支えない。 第５図の従来例と比較して第１図および第２図の例では
段差部を１／２以下に、第３図の例では１／３ないし１
／４に減少することができるので、段差による非晶質水
素化シリコンへの悪影響を取り除くことができる。 これまでの実施例では、光導電層として主に非晶質水素
化シリコンの例について述べたが、ニュービコン膜、ビ
ジコン膜（Ｓｂ２Ｓ３） 、ポリシリコンを光導電層と
して用いた場合も同様の効果がある。また、本発明をＣ
ＣＤ 、 ＢＢＤなどＭＯＳ以外の走査回路を有する固
体撮像素子に適用できることは言うまでもない。 ［発明の効果］ 以上述べたように、本発明によれば、絵素の分離に際し
て、２次電極の段差にもとづく光導電層の欠陥部を同時
に除去できるので、絵素間のリーク、混色などを防止で
きる。
第１図は本発明の詳細な説明する図、
第２図、第３図はそれぞれ本発明の他の実施例の表示を
示す平面図、 第４図、第５図はそれぞれ従来の固体撮像素子を説明す
る概要図である。 １・・・基板、 ２・・・ソース、 ３・・・ゲート、 ４・・・ドレイン、 ６・・・絶縁層、 ７・・・下地電極、 ７１・・・１次電極。 ７２・・・２次電極、 ７Ａ、７Ｂ、７Ｃ・・・段差部、 ８・・・光導電層、 ９・・・絵素量分離層、 １０・・・透明電極、 １１・・・除去部。
示す平面図、 第４図、第５図はそれぞれ従来の固体撮像素子を説明す
る概要図である。 １・・・基板、 ２・・・ソース、 ３・・・ゲート、 ４・・・ドレイン、 ６・・・絶縁層、 ７・・・下地電極、 ７１・・・１次電極。 ７２・・・２次電極、 ７Ａ、７Ｂ、７Ｃ・・・段差部、 ８・・・光導電層、 ９・・・絵素量分離層、 １０・・・透明電極、 １１・・・除去部。
Claims (3)
- （１）半導体基板上に走査回路と光導電層を積層した固
体撮像素子において、１次電極と２次電極の接続部を絵
素間分離部に位置せしめたことを特徴とする固体撮像素
子。 - （２）半導体基板上に走査回路と光導電層を積層した固
体撮像素子の製造方法において、絵素間の分離と下地電
極の段差部上の光導電層の除去を同時に行うことを特徴
とする固体撮像素子の製造方法。 - （３）半導体基板上に走査回路と光導電層を積層した固
体撮像素子の製造方法において、１次電極と２次電極の
接続部を絵素間分離部に位置せしめ、絵素間の分離と下
地電極の段差部上の光導電層の除去を同時に行うことを
特徴とする固体撮像素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226900A JPH069242B2 (ja) | 1985-10-14 | 1985-10-14 | 固体撮像素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226900A JPH069242B2 (ja) | 1985-10-14 | 1985-10-14 | 固体撮像素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286854A true JPS6286854A (ja) | 1987-04-21 |
| JPH069242B2 JPH069242B2 (ja) | 1994-02-02 |
Family
ID=16852351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226900A Expired - Lifetime JPH069242B2 (ja) | 1985-10-14 | 1985-10-14 | 固体撮像素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069242B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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