JPS6278881A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS6278881A JPS6278881A JP21853485A JP21853485A JPS6278881A JP S6278881 A JPS6278881 A JP S6278881A JP 21853485 A JP21853485 A JP 21853485A JP 21853485 A JP21853485 A JP 21853485A JP S6278881 A JPS6278881 A JP S6278881A
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Abstract
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、金属−半導体接合によるショットキーバリ
アゲートを有する電界効果型トランジスタ(MESFE
T>等の半導体装置に関し、特にその高周波特性の改良
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application This invention relates to a field effect transistor (MESFE) having a Schottky barrier gate formed by a metal-semiconductor junction.
The present invention relates to semiconductor devices such as T> and the like, and particularly relates to improvements in their high frequency characteristics.
(ロ)従来の技術
ガリウム・ヒ素(Ga As )はSlに比べ、電子の
移動度が4〜5倍と大きく、かつ半絶縁性の高抵抗基板
が得られることから高周波用の電界効果型トランジスタ
(FET)や高速メモリICの材料として期待されてい
る。しかしGaASはホール(正孔)の移動度が小さく
また表面単位密度が大きいため、フェルミレベルのピン
ニング効果により、バイポーラトランジスタや金属と酸
化物との接合を有するいわゆるMOSFETの作製に適
しておらず、むしろ金属−半導体接合によるショットキ
ーバリアゲートを有するいわゆるMESFETが数多く
製造されている。(b) Conventional technology Gallium arsenide (GaAs) has an electron mobility that is 4 to 5 times higher than that of Sl, and a semi-insulating high-resistance substrate can be obtained, so it is used as a field-effect transistor for high frequencies. It is expected to be used as a material for (FET) and high-speed memory ICs. However, GaAS has low hole mobility and high surface unit density, so it is not suitable for manufacturing bipolar transistors or so-called MOSFETs with metal-oxide junctions due to the Fermi-level pinning effect. Rather, many so-called MESFETs having Schottky barrier gates formed by metal-semiconductor junctions have been manufactured.
さて、このようなMESFETを用いて高周波トランジ
スタの高性能化を図る―合、相互コンダクタンスの向上
及び(ゲート容IX(ソース抵抗子ゲート抵抗))の値
の低減化が重要である。そこで、Ga As MESF
ETの高性能化を図るためにリセス(凹所)構造が提案
されてきた。Now, when attempting to improve the performance of a high frequency transistor using such a MESFET, it is important to improve mutual conductance and reduce the value of (gate capacitance IX (source resistor gate resistance)). Therefore, Ga As MESF
Recess structures have been proposed to improve the performance of ET.
そうして、その形成は予め半絶縁性Qa As基板上に
基層成長法、有機金属成長法、液相成長法、分子線エピ
タキシャル法等を用いてアンドープ層、0層、n↓層を
順次エピタキシャル成長したウェハを用いて上記のn+
li表面上にAu−Geオーミック電極を選択的に形
成し、続いてホトリソグラフィ法を用いてソース/ドレ
イン間の一部を化学エツチング法やドライエツチング法
を用いてjp層及び0層の一部を選択的に除去して溝を
形成した後、n層上にゲート電極を形成するというもの
であった。Then, its formation is carried out by sequentially epitaxially growing an undoped layer, 0 layer, and n↓ layer on a semi-insulating QaAs substrate using a base layer growth method, an organic metal growth method, a liquid phase growth method, a molecular beam epitaxial method, etc. The above n+
An Au-Ge ohmic electrode is selectively formed on the Li surface, and then a part of the source/drain region is etched using photolithography and a part of the jp layer and 0 layer is etched using a chemical etching method or a dry etching method. After selectively removing the n-layer to form a groove, a gate electrode was formed on the n-layer.
(ハ)発明が解決しようとする問題点
このようなリセス構造FETの利点としては上述した深
く狭い溝の中にゲート金属を斜め蒸着することによって
ゲートをソース側に寄せることにより表面単位によるソ
ース抵抗の増大を効果的に軽減することである。また溝
の深さを利用してゲート厚を増加することができるので
、ゲート抵抗を低減化することについても有効となる。(c) Problems to be solved by the invention One of the advantages of such a recessed structure FET is that the gate metal is obliquely deposited in the deep and narrow groove as described above, and the gate is brought closer to the source side, thereby reducing the source resistance on a surface-by-surface basis. The goal is to effectively reduce the increase in Furthermore, since the gate thickness can be increased by utilizing the depth of the groove, it is also effective in reducing gate resistance.
一方、相互フンダクタンスの向上を図るためには、能動
層厚とキャリア濃度の最適化に加えて電子飽和速度を高
めるようゲートの長さの短縮化と能動層の形状を制御す
ることが必要となる。電子の飽和速度はドレイン側ゲー
ト端における電気的二重層(ドメイン)の形状に関係す
るが、高い相互フンダクタンスを得るためにはこのドメ
インで加速された電子が速やかにドレインに吸収される
ようゲートとドレインとの間に存在する表面単位により
能動層が高抵抗化されないようドレイン側ゲート端をド
レイン側リセス斜面に近接させる必要がある。On the other hand, in order to improve mutual conductance, it is necessary to optimize the active layer thickness and carrier concentration, as well as shorten the gate length and control the shape of the active layer to increase the electron saturation speed. Become. The saturation speed of electrons is related to the shape of the electrical double layer (domain) at the end of the gate on the drain side, but in order to obtain high mutual conductance, the gate should be designed so that the electrons accelerated in this domain are quickly absorbed by the drain. It is necessary to place the gate end on the drain side close to the recess slope on the drain side so that the active layer does not have a high resistance due to the surface unit existing between the drain and the drain.
しかしこのような工夫を施すことによりゲート耐圧の低
下やゲート/ドレイン容量の増加を招くことになりFE
Tの電力利得を低下させるという問題があった。However, implementing such measures will lead to a decrease in gate breakdown voltage and an increase in gate/drain capacitance, making the FE
There was a problem that the power gain of T was reduced.
しかも、ゲート直下の能動層の垂直方向寸法を所望どお
りに小さくするには、リセス斜面の傾斜角を大きくする
必要があり製造が極めて難しいという問題があった。Moreover, in order to reduce the vertical dimension of the active layer directly under the gate as desired, it is necessary to increase the angle of inclination of the recess slope, which makes manufacturing extremely difficult.
従って、従来提案されているリセス構造を有するFET
ではゲート/ドレイン容量を効果的に低減しかつ相互コ
ンダクタンスと電力利得の向上を図ることは困難である
のが現状であった。Therefore, the conventionally proposed FET with a recessed structure
At present, it is difficult to effectively reduce gate/drain capacitance and improve mutual conductance and power gain.
この発明は、上記の事情に鑑みてなされたもので、ゲー
ト/ドレイン容量を確保したままドレイン側ゲート端を
ドレイン側リセス傾斜面に近接して相互インダクタンス
が向上し製造が簡便な高周波用電界効果型の半導体装置
を提供するものである。This invention was made in view of the above-mentioned circumstances, and has a high-frequency electric field effect that improves mutual inductance by bringing the drain side gate end close to the drain side recess slope while ensuring gate/drain capacitance. The present invention provides a type of semiconductor device.
(ニ)問題点を解決するための手段
この発明は、バッファ層に隆起部が形成するとともにこ
の隆起部上の能動層に凹所が形成され、かつこの凹所の
底面にゲートが設けられたものである。(D) Means for Solving the Problems The present invention is characterized in that a raised part is formed in the buffer layer, a recess is formed in the active layer above this raised part, and a gate is provided on the bottom surface of this recess. It is something.
その詳細な構成は、半絶縁性基板上にバッファ層が積層
され、バッファ層上に能動層が積層され、能動層にソー
ス、ドレインおよびゲートが設けられてなる電解効果型
の半導体装置であって、バッファ層上の所定部に隆起部
が形成されるとともにその隆起部に相対する能動層の一
部も上記隆起部に沿って隆起状に形成され、かつその隆
起する能動層に両側に傾斜部を残すように凹所が形成さ
れ更にその凹所の底面にゲートが設けられてなることを
特徴とする半導体装置である。The detailed structure is a field-effect semiconductor device in which a buffer layer is stacked on a semi-insulating substrate, an active layer is stacked on the buffer layer, and a source, drain, and gate are provided in the active layer. A raised part is formed at a predetermined portion on the buffer layer, and a part of the active layer facing the raised part is also formed in a raised shape along the raised part, and the raised active layer has sloped parts on both sides. This semiconductor device is characterized in that a recess is formed so as to leave a gap, and a gate is further provided on the bottom surface of the recess.
(ホ)作 用
能動層隆起部に凹所が形成され、その凹所底面にゲート
が設けられており、ゲート周辺の能動層の垂直方向寸法
に対してゲート直下の能動層の垂直方向が所望どおりに
小さくとれた形状となっている。従って、ドレイン側ゲ
ート端に形成されるドメインで加速された電子はトレイ
ンに速やかに吸収される。加えて、製造が簡便となって
いる。(e) A recess is formed in the raised part of the active layer, and a gate is provided on the bottom surface of the recess, and the vertical direction of the active layer directly under the gate is adjusted as desired with respect to the vertical dimension of the active layer around the gate. It has a small shape as expected. Therefore, electrons accelerated in the domain formed at the end of the gate on the drain side are quickly absorbed into the train. In addition, manufacturing is simple.
(へ)実施例
この発明を第1〜5図に示す実施例に基づき詳述するが
、これによってこの発明が限定されるものではない。(f) Examples This invention will be described in detail based on the examples shown in FIGS. 1 to 5, but the invention is not limited thereby.
第1図は、半導体装置(1)の結晶構造(100)方位
断面による構成図である。半導体装置(1)は、比抵抗
が10’ΩGの半絶縁性GaAsJJ板(2)上に膜厚
さが0.7層mでアンドープGaASのバッファ層(3
)を、更にその上に膜厚さが0.37zでキャリア濃度
が10’ 〜3X 10 l7as−’であるS1ドー
プのn型GaASからなる能動層(4)が積層されてい
る。FIG. 1 is a configuration diagram of a semiconductor device (1) in a cross section along the crystal structure (100) direction. The semiconductor device (1) consists of a semi-insulating GaAs JJ plate (2) with a resistivity of 10'G and a buffer layer (3) of undoped GaAS with a film thickness of 0.7 m.
), and an active layer (4) made of S1-doped n-type GaAS having a film thickness of 0.37z and a carrier concentration of 10' to 3X 10 l7as-' is further laminated thereon.
半絶縁性基板(2)のほぼ中央に、例えば高さが0.2
渚で長さがo、e、aで断面形状が翼断面流線形の隆起
部(5)が形成されている。又、この隆起部(5)の相
対するバッファ層(3)および能動層(4)の一部にも
基板隆起部(5)に沿って隆起部(6)(刀が形成され
ている。At approximately the center of the semi-insulating substrate (2), for example, a height of 0.2
A raised portion (5) with lengths o, e, and a and a streamlined cross-sectional shape is formed at the beach. Moreover, a raised part (6) (sword) is also formed along the substrate raised part (5) in a part of the buffer layer (3) and the active layer (4) which face this raised part (5).
能動層隆起部(5)には両側に傾斜部(8)を残すよう
に断面形状が例えば翼断面流線形の凹所(9)が形成さ
れ、凹所(9)の底面に厚さが0.8.aでA1からな
るゲート(至)が設けられている。なお、ゲートの直下
の能動層(4)の垂直方向寸法のは0.14であり、能
動層(4)の傾斜部(8)の垂直方向寸法囚は0.34
以上である。A recess (9) having a streamlined cross-sectional shape, for example, is formed in the active layer raised portion (5) so as to leave sloped portions (8) on both sides, and a recess (9) having a streamlined cross section is formed on the bottom surface of the recess (9). .8. A gate (to) consisting of A1 is provided at a. The vertical dimension of the active layer (4) directly below the gate is 0.14, and the vertical dimension of the sloped part (8) of the active layer (4) is 0.34.
That's all.
又、ゲート□□□の両側の能動層(4)には、ソース0
υとドレイン面が形成されている。なお、a3と(14
)は、それぞれソースGυとドレイン面上に形成された
Ti とAUからなるパッド電極である。a9は3i
NXからなる保護膜である。In addition, the active layer (4) on both sides of the gate □□□ has a source 0
υ and drain plane are formed. In addition, a3 and (14
) are pad electrodes made of Ti and AU formed on the source Gυ and drain surfaces, respectively. a9 is 3i
This is a protective film made of NX.
又、能動!2隆起部(5)と凹所(9)の翼断面流線形
は、その翼前縁の)がソース(1υ側にその翼後縁筒が
ドレイン面側になるように配置形成されている。Also, active! The streamlined shape of the blade cross section of the two raised parts (5) and the recesses (9) is arranged such that the leading edge of the blade is on the source (1υ side) and the trailing edge tube of the blade is on the drain surface side.
この発明の半導体装置(1)と各部は上述したように構
成されている。この半導体装置(1)のゲートM直下の
能動層(4)の垂直方向寸法には0.1膚であり、傾斜
部(8)の能fn !!? (41の厚さは0.34よ
り大きい形状となっている。よって、ゲート色近傍の能
動層(4)表面に存在する表面準位に起因するキャリア
の空乏化によるソース(1′Dとドレイン面の抵抗がよ
り小さくなっている。従って、ゲート(至)下で形成さ
れる電解ドメインにより加速された電子は、ドレイン[
F]側の能動層4)が緩やかに拡がっているため速やか
に吸収される。この結果、電子の飽和速度が上昇し高い
インダクタンスが得られる。The semiconductor device (1) of the present invention and each part are constructed as described above. The vertical dimension of the active layer (4) directly under the gate M of this semiconductor device (1) is 0.1 mm, and the function of the slope (8) is fn! ! ? (The thickness of 41 is larger than 0.34. Therefore, the source (1'D and drain The surface resistance is smaller.Therefore, electrons accelerated by the electrolytic domain formed under the gate are transferred to the drain [
Since the active layer 4) on the F] side expands slowly, it is quickly absorbed. As a result, the saturation velocity of electrons increases and high inductance is obtained.
因みに、ゲート直下の能動層の垂直方向寸法が0.14
である従来のリセス(凹所)構造の半導体装置の相互イ
ンダクタンスが300 ms/am程度であるのに対し
、この発明の半導体装置(1)では360 Is/ m
mであり高い値となっている。Incidentally, the vertical dimension of the active layer directly under the gate is 0.14.
While the mutual inductance of a conventional semiconductor device with a recessed structure is about 300 ms/am, the semiconductor device (1) of the present invention has a mutual inductance of 360 Is/m.
m, which is a high value.
又、ゲート(K))直下から傾斜部(8)への能動層(
4)の垂直方向寸法の拡がりは、能動層隆起部(刀と凹
部(9)とによって形成されており、リセス斜面の傾斜
角が小さくなっていて製造が簡便である。In addition, the active layer (
The vertical dimension (4) is formed by the active layer protrusion (edge) and the recess (9), and the angle of inclination of the recess slope is small, making manufacturing simple.
加えてこの発明の半導体装置(1oo)では、ゲート□
□□とドレイン側傾斜部(8)で形成される容量はほぼ
20fF小さくなっている。よって、高い電力利得が得
られる。In addition, in the semiconductor device (1oo) of the present invention, the gate □
The capacitance formed by □□ and the drain side inclined portion (8) is approximately 20 fF smaller. Therefore, high power gain can be obtained.
半導体装置(1)の20G @ zでの雑音指数は1.
5dBで電力利得は10 dBであり、良好な結果であ
った。The noise figure of the semiconductor device (1) at 20G@z is 1.
The power gain was 10 dB at 5 dB, which was a good result.
次にこの半導体装置の(1)の製造方法の一例を以下に
述べる。Next, an example of the manufacturing method (1) of this semiconductor device will be described below.
まず、予め有機溶剤及び化学エツチング液や純水等を用
いて表面が清浄化された半絶縁性Ga As 基板(2
)上にホトレジストを塗布したのちホトリソグラフィ法
を用いてFET作成時のゲートω)fijy域下に相対
する所定fR域にレジストパターンを形成し、続いて化
学エツチング法及びドライエツチング法を用いて高さが
0.3漕で長さが0.6pで断面形状が翼断面流線形の
隆起部(5)を形成する。この際、隆起部(5が上記の
形状(非対称)とする場合は、入射ビーム方向を制御し
たArイオントリミング法や塩素系ガスを用いたりアク
ティブイオンエツチング法が有効であるaAr’Arイ
オントリミング法隆起部(5)を形成後、更に表面領域
に残存するArイオン照射ダメージを除去するため化学
エツチングを施す(以上、第2図を参照)。なお、能動
層隆起部(7′)の翼断面流線形は、その翼前縁211
をソースαυ側にm後縁@をドレイン面側に位置させる
。First, a semi-insulating GaAs substrate (2
) After applying photoresist on the FET, a resist pattern is formed in a predetermined fR region opposite to the gate ω A raised portion (5) having a length of 0.3 and a length of 0.6p and a streamlined cross-sectional shape is formed. At this time, if the raised portion (5) has the above shape (asymmetric), Ar'Ar ion trimming method is effective, such as Ar ion trimming method that controls the incident beam direction, active ion etching method that uses chlorine gas, etc. After forming the raised part (5), chemical etching is further performed to remove the Ar ion irradiation damage remaining on the surface area (see Figure 2).The blade cross section of the active layer raised part (7') The streamlined shape is the leading edge 211 of the wing.
is located on the source αυ side, and the trailing edge @ is located on the drain surface side.
次に、隆起部(5)を形成したGa As基板(Z上に
アンドープQa ASのバッファ1111(3)を0.
7膚厚に、続いて化合物半導体層としての8i ドープ
n型Ga Asの能動層(4)を0.3.m厚(キャリ
ア濃度10−9〜3X10′70−3)に分子線エピタ
キシー法(MBE法)を用いて順次成長する。成長前、
MBE(分子線エピタキシー)成長室の真空度は2x
20” torr以下であり、成長時ASとGaのフラ
ックス比は1に制御し、成長速度は2.0u711/H
とした。成長温度は550℃である。Next, a buffer 1111 (3) of undoped Qa AS is placed on the GaAs substrate (Z) on which the raised portion (5) is formed.
7 thick, followed by an active layer (4) of 8i doped n-type GaAs as a compound semiconductor layer of 0.3. They are sequentially grown to a thickness of m (carrier concentration 10-9 to 3×10'70-3) using molecular beam epitaxy (MBE). Before growth,
The degree of vacuum in the MBE (molecular beam epitaxy) growth chamber is 2x.
20” torr or less, the flux ratio of AS and Ga during growth was controlled to 1, and the growth rate was 2.0u711/H.
And so. The growth temperature is 550°C.
この成長温度では、基板隆起部(5)の形状が損なわれ
ることはない。またMBE法によるエピタキシャル成長
の2つの層+31 (4)は基板隆起部(5)の形状を
保持して成長することになるので、バッフ7層(3)と
能動層(4)にはそれぞれ隆起部f6] +7)が形成
されることになる(以上、第2〜3図を参照)。At this growth temperature, the shape of the substrate ridge (5) is not impaired. Furthermore, since the two layers +31 (4) epitaxially grown by the MBE method are grown while maintaining the shape of the substrate raised part (5), the buffer 7 layer (3) and the active layer (4) each have raised parts. f6] +7) is formed (see FIGS. 2 and 3 above).
続いて、ホトリソグラフィ法によりホトレジスト(例え
ばA Z −1350)をマスクに用いて、第3図に示
すように、電気的分離のためバッファ層(3)と能動層
(4)の一部を適当なエツチング液で除去しメサを形成
する。ホトレジストマスクを除去したのちウェハ表面を
洗浄し、続いてプラズマ化学的基層成長法(以下、P−
CVDと略す。)を用いて表面全体に厚さ0.54のS
iNxからなる保護II(+51を被覆する。このとき
、P−CVDでのウェハ温度は300℃で、パワ密度は
IW/aJである。Subsequently, using a photoresist (for example AZ-1350) as a mask by photolithography, a portion of the buffer layer (3) and active layer (4) are appropriately separated for electrical isolation, as shown in FIG. It is removed using a suitable etching solution to form a mesa. After removing the photoresist mask, the wafer surface was cleaned, followed by plasma chemical base layer growth (hereinafter referred to as P-
It is abbreviated as CVD. ) with a thickness of 0.54 over the entire surface.
A protection II (+51) made of iNx is coated. At this time, the wafer temperature in P-CVD is 300° C. and the power density is IW/aJ.
更に、上記保護膜09上にホトレジスト(例えばA Z
−1350)(5)を塗布し、ホトリソグラフィ法を
用いて、能動層隆起部(7)の上部にゲート長さが0.
34でゲート幅が200膚であるゲート(至)が形成で
きるように開口部層を設ける。続いてリアクティブオン
エツチング法を用い、CF4+02(5%)ガスにより
、ホトレジスト06)をマスクとして保護膜05)に0
.6膚程度の開口部(財)を形成する。Furthermore, a photoresist (for example, AZ
-1350) (5) is coated, and using photolithography, a gate length of 0.0.
At 34, an opening layer is provided so that a gate having a gate width of 200 mm can be formed. Next, using the reactive on-etching method, the protective film 05) was etched with CF4+02 (5%) gas using the photoresist 06) as a mask.
.. Forms an opening (goods) about 6 skin thick.
こののち化学エツチング法を用いてFETのvthが一
1■となるように能動層隆起部(7)のほぼ中央に断面
形状が翼断面流線形の凹所(9)を形成する(以上、第
4図を参照)。なお、凹所(9)の翼断面流線形の翼前
縁2+1と翼後縁(5)の位置は、それぞれ能動層隆起
部(7)と同じでソース(11)側とドレイン面側であ
る。Thereafter, by using a chemical etching method, a recess (9) with a streamlined cross-sectional shape of a wing section is formed approximately in the center of the active layer protrusion (7) so that the vth of the FET becomes 11. (See Figure 4). Note that the positions of the leading edge 2+1 and trailing edge (5) of the streamlined blade cross-section of the recess (9) are the same as the active layer raised portion (7), and are on the source (11) side and the drain surface side, respectively. .
更に、A1を0.84厚さに蒸着してゲート(ト))を
形成するためのAl1fを設け、ホトレジスト色を溶解
する(以上、第5図を参照)。Furthermore, Al1f for forming a gate (g) is provided by vapor depositing Al to a thickness of 0.84 mm, and the photoresist color is dissolved (see FIG. 5 for the above).
最後に、ホトリソグラフィ法を用いソースα1)とドレ
イン[F]の電極形成のための窓開けを行ない、続いて
緩衝HFを用いて保護1i11115)の一部を除去し
、能動層(4)を露出させ、続いてそれぞれ膜厚が0.
2゜0.05 、 0.2srであるAu −Ge 、
Ni 、Auからなる膜を蒸着する。更にホトレジスト
を溶解し、ホトレジスト上のAu −Ge 、Ni 、
Allを除去したのち400℃で1分間シンタリングを
行ない、Au −Ge /Ni /Auからなる膜が
能動1m(4)に対してオーミック接触となるように4
00℃で1分間シンタリングを行なう。Finally, use photolithography to open windows for forming the source α1) and drain [F] electrodes, and then use buffered HF to remove a portion of the protection 1i11115) to form the active layer (4). Then, each film thickness was 0.
2°0.05, 0.2sr Au-Ge,
A film made of Ni and Au is deposited. Furthermore, the photoresist is dissolved and Au-Ge, Ni,
After removing All, sintering was performed at 400°C for 1 minute, and the film made of Au-Ge/Ni/Au was in ohmic contact with 1 m of active material (4).
Sintering is performed at 00°C for 1 minute.
続いて、ワイヤボンディングが可能となるようにAu
−Ge /Ni /Auオーミックコンタクトのソース
電極OJとドレイン電極■およびゲートをその電圧供給
領域に7iおよびAllをそれぞれ膜厚がO,1,aお
よび1.0膚で選択的に形成する。Next, Au was applied to enable wire bonding.
-Ge/Ni/Au ohmic contact source electrodes OJ, drain electrodes, and gates are selectively formed in their voltage supply regions with films 7i and All having film thicknesses of O, 1, a, and 1.0, respectively.
(ト)発明の効果
この発明は、能動層隆起部に凹所を形成し、その底面に
ゲートを設けることにより、相互的インダクタンスが高
くゲートとドレインの容量が小さり門雑音であり従って
高周波特性の優れ、しかも製造が簡便な半導体装置を提
供している。(G) Effects of the Invention This invention has a recess formed in the active layer protrusion and a gate provided at the bottom of the recess, thereby increasing the mutual inductance and reducing the capacitance between the gate and the drain, which reduces gate noise and improves high frequency characteristics. The present invention provides a semiconductor device that has excellent properties and is easy to manufacture.
第1図はこの発明の一実施例の構成説明図、第2〜5図
はこの製造過程における構成説明図である。
(1)・・・・・・半導体装置、
(a・・・・・・半絶縁性基板、(3)・・・・・・バ
ッファ層、(4)・・・・・・能動層、 (5)
(6] (刀・・・・・・隆起部、(9)・・・・・・
凹所、 □□□・・・・・・ゲート、Gv・・・
・・・ソース、 [F]・・・・・・ドレイン。
第2図
第3図
第4図
第5図FIG. 1 is an explanatory diagram of the configuration of an embodiment of the present invention, and FIGS. 2 to 5 are explanatory diagrams of the configuration in this manufacturing process. (1)... Semiconductor device, (a... Semi-insulating substrate, (3)... Buffer layer, (4)... Active layer, ( 5)
(6) (sword...protrusion, (9)...
Recess, □□□...Gate, Gv...
...Source, [F] ...Drain. Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
層上に能動層が積層され、能動層にソース、ドレインお
よびゲートが設けられてなる電解効果型の半導体装置で
あつて、バッファ層上の所定部に隆起部が形成されると
ともにその隆起部に相対する能動層の一部も上記隆起部
に沿って隆起状に形成され、かつその隆起する能動層に
両側に傾斜部を残すように凹所が形成され更にその凹所
の底面にゲートが設けられてなることを特徴とする半導
体装置。1. A field-effect semiconductor device in which a buffer layer is laminated on a semi-insulating substrate, an active layer is laminated on the buffer layer, and a source, a drain, and a gate are provided on the active layer. A raised portion is formed at a predetermined portion of the raised portion, and a portion of the active layer facing the raised portion is also formed in a raised shape along the raised portion, and sloped portions are left on both sides of the raised active layer. A semiconductor device characterized in that a recess is formed and a gate is further provided on the bottom surface of the recess.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21853485A JPS6278881A (en) | 1985-09-30 | 1985-09-30 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21853485A JPS6278881A (en) | 1985-09-30 | 1985-09-30 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6278881A true JPS6278881A (en) | 1987-04-11 |
Family
ID=16721431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21853485A Pending JPS6278881A (en) | 1985-09-30 | 1985-09-30 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6278881A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5556668A (en) * | 1978-10-23 | 1980-04-25 | Nec Corp | Field-effect transistor |
JPS5918678A (en) * | 1982-07-21 | 1984-01-31 | Sony Corp | Manufacture of semiconductor device |
-
1985
- 1985-09-30 JP JP21853485A patent/JPS6278881A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5556668A (en) * | 1978-10-23 | 1980-04-25 | Nec Corp | Field-effect transistor |
JPS5918678A (en) * | 1982-07-21 | 1984-01-31 | Sony Corp | Manufacture of semiconductor device |
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