JPS627712B2 - - Google Patents
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- JPS627712B2 JPS627712B2 JP53079012A JP7901278A JPS627712B2 JP S627712 B2 JPS627712 B2 JP S627712B2 JP 53079012 A JP53079012 A JP 53079012A JP 7901278 A JP7901278 A JP 7901278A JP S627712 B2 JPS627712 B2 JP S627712B2
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- fet
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- gate
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、金属一酸化膜−半導体（MOS）形
構造の半導体集積回路に係り、特に信号源ノイズ
などにより入力信号の電位が接地電位以外に降下
することを防止することができる半導体集積回路
に関するものである。
構造の半導体集積回路に係り、特に信号源ノイズ
などにより入力信号の電位が接地電位以外に降下
することを防止することができる半導体集積回路
に関するものである。
従来のこの種の半導体集積回路における入力回
路の一例を第１図に示し説明すると、図におい
て、１はMOS型電界効果トランジスタ（以下、
MOS・FETと略称す）、２はゲートとソースが接
地されたエンハンスメント型MOS・FETで、そ
のドレインは入力素子であるMOS・FET１の入
力信号通路に接続されている。３はMOS・FET
２のドレイン領域と基板との間に形成された寄生
ダイオード、４は入力信号が印加される集積回路
の入力端子である。なお、矢印はMOS・FET２
に流れる電流Ｉの方向を示す。
路の一例を第１図に示し説明すると、図におい
て、１はMOS型電界効果トランジスタ（以下、
MOS・FETと略称す）、２はゲートとソースが接
地されたエンハンスメント型MOS・FETで、そ
のドレインは入力素子であるMOS・FET１の入
力信号通路に接続されている。３はMOS・FET
２のドレイン領域と基板との間に形成された寄生
ダイオード、４は入力信号が印加される集積回路
の入力端子である。なお、矢印はMOS・FET２
に流れる電流Ｉの方向を示す。
このように構成された半導体集積回路の入力回
路における動作において説明すると、ここでは説
明の便宜上MOS・FET１，２がＮチヤンネルト
ランジスタであるとする。まず、MOS・FET１
のゲートの電位ＶGが０≦ＶG＜ＶBDの範囲にある
とき、MOS・FET２は遮断状態になつている。
ここで、ＶBDはMOS・FETの降伏電圧である。
そして、入力端子４に印加される入力信号が降伏
電圧ＶBD以上に大きく正方向に振れたとき
MOS・FET２のソース・ドレイン間の降伏によ
つて、MOS・FET２は導通し、入力信号の電位
の過度の上昇を防ぎ、入力素子であるMOS・
FET１を保護する。つぎに、入力信号の電位が
電源ノイズなどにより接地電位以下の電位（−）
ＶIに振れた場合を考察すると、このとき、
MOS・FET２のソース・ドレインが逆転し、す
なわち、接地電位がMOS・FET２のドレイン、
入力信号通路がソースとなり、等価的にゲート・
ソース間の電位差ＶGSはＶGS＝ＶIとなる。この
ため、ＶI＜ＶTH（ＶTHはMOS・FETのしきい値
電圧）の間は、MOS・FET２は遮断状態にある
が、ＶI≧ＶTHになるとMOS・FET２は導通し、
入力信号が（−）ＶTH以下へ下降することを防
ぐ。また、入力信号通路の電位が基板バイアス電
位ＶSuBよりも低くなつたときには、基板と
MOS・FET２のドレイン領域との間に形成され
た寄生ダイオード３に順方向にバイアスが加わ
り、入力信号通路と基板の間に電流が流れるが、
集積回路では、この寄生ダイオード３のサイズは
小さいので、この電流値は、入力信号の電位を接
地電位まで速かに回復させるに十分な大きさでは
ないが、小さいながらも負の振れ込みを防止し、
入力端での反射を防止するなどの効果がある。
路における動作において説明すると、ここでは説
明の便宜上MOS・FET１，２がＮチヤンネルト
ランジスタであるとする。まず、MOS・FET１
のゲートの電位ＶGが０≦ＶG＜ＶBDの範囲にある
とき、MOS・FET２は遮断状態になつている。
ここで、ＶBDはMOS・FETの降伏電圧である。
そして、入力端子４に印加される入力信号が降伏
電圧ＶBD以上に大きく正方向に振れたとき
MOS・FET２のソース・ドレイン間の降伏によ
つて、MOS・FET２は導通し、入力信号の電位
の過度の上昇を防ぎ、入力素子であるMOS・
FET１を保護する。つぎに、入力信号の電位が
電源ノイズなどにより接地電位以下の電位（−）
ＶIに振れた場合を考察すると、このとき、
MOS・FET２のソース・ドレインが逆転し、す
なわち、接地電位がMOS・FET２のドレイン、
入力信号通路がソースとなり、等価的にゲート・
ソース間の電位差ＶGSはＶGS＝ＶIとなる。この
ため、ＶI＜ＶTH（ＶTHはMOS・FETのしきい値
電圧）の間は、MOS・FET２は遮断状態にある
が、ＶI≧ＶTHになるとMOS・FET２は導通し、
入力信号が（−）ＶTH以下へ下降することを防
ぐ。また、入力信号通路の電位が基板バイアス電
位ＶSuBよりも低くなつたときには、基板と
MOS・FET２のドレイン領域との間に形成され
た寄生ダイオード３に順方向にバイアスが加わ
り、入力信号通路と基板の間に電流が流れるが、
集積回路では、この寄生ダイオード３のサイズは
小さいので、この電流値は、入力信号の電位を接
地電位まで速かに回復させるに十分な大きさでは
ないが、小さいながらも負の振れ込みを防止し、
入力端での反射を防止するなどの効果がある。
しかしながら、このような構成の半導体集積回
路における入力回路においては、入力信号の電位
が電源ノイズなどの理由で、接地電位以下に振れ
たとき、入力信号の電位を接地電位まで回復させ
るに十分な電流は、入力信号が（−）しきい値電
圧（−）ＶTH以下に落ちるまで流れないという欠
点があつた。
路における入力回路においては、入力信号の電位
が電源ノイズなどの理由で、接地電位以下に振れ
たとき、入力信号の電位を接地電位まで回復させ
るに十分な電流は、入力信号が（−）しきい値電
圧（−）ＶTH以下に落ちるまで流れないという欠
点があつた。
本発明は以上の点に鑑み、このような問題を解
決すべくなされたもので、その目的は、エンハン
スメント型MOS・FETのゲートに適当なバイア
スを印加せしめることにより、入力信号の電位が
接地電位以下に下降するとき、（−）ＶTH以上の
電位であつても上記MOS・FETが導通し、入力
信号の電位の接地電位以下への低下防止をより完
全に行なうことができる入力保護回路を有する半
導体集積回路を提供することにある。以下、図示
する実施例によつてその構成等を詳細に説明す
る。
決すべくなされたもので、その目的は、エンハン
スメント型MOS・FETのゲートに適当なバイア
スを印加せしめることにより、入力信号の電位が
接地電位以下に下降するとき、（−）ＶTH以上の
電位であつても上記MOS・FETが導通し、入力
信号の電位の接地電位以下への低下防止をより完
全に行なうことができる入力保護回路を有する半
導体集積回路を提供することにある。以下、図示
する実施例によつてその構成等を詳細に説明す
る。
第２図は本発明による半導体集積回路の一実施
例を示す構成図で、説明に必要な部分のみを示
す。第２図において、１１，１２および１３はそ
れぞれ第１図に示すMOS・FET１，２および寄
生ダイオード３に相当し、１１は入力素子である
ＮチヤンネルMOS・FET、１２はソースを接地
したエンハンスメント型ＮチヤンネルMOS.FET
で、このMOS・FET１２のドレインは入力信号
が印加される集積回路の入力端子１４に接続され
ると共に、MOS・FET１１の入力信号通路に接
続されている。ここで、MOS・FET１２のソー
スは接地電位に接続される場合を示したが、一定
電位に接続することもできる。そして、電源に接
続された端子１５と接地間に直列に接続された抵
抗１６を抵抗１７によつて電源電圧を分割し、
MOS・FET１２のゲート電位をしきい値電圧ＶT
Ｈより低電位で、かつほぼしきい値電圧ＶTH付近
の適当な値ＶTH′にバイアスするよう構成されて
いる。つまり、ゲート・ソース間の電位をＶGSと
すると、ＶGS＝ＶTH′〓ＶTHの状態になつてい
る。ここで、電源が供給される端子１５と接地間
に直列接続された抵抗１６，１７の接続点は
MOS・FET１２のゲートに接続され、これらは
MOS・FET１２のゲート・ソース間に所定の電
圧を印加するための定電圧発生手段を構成してい
る。１３はMOS・FET１２のドレイン領域と基
板との間に形成された寄生ダイオードである。そ
して、MOS・FET１２のゲートに印加される電
圧は、このMOS・FET１２のしきい値電圧ＶTH
とソース電圧の中間の値であるように設定されて
いる。なお、矢印はMOS・FET１２に流れる電
流Ｉの方向を示す。
例を示す構成図で、説明に必要な部分のみを示
す。第２図において、１１，１２および１３はそ
れぞれ第１図に示すMOS・FET１，２および寄
生ダイオード３に相当し、１１は入力素子である
ＮチヤンネルMOS・FET、１２はソースを接地
したエンハンスメント型ＮチヤンネルMOS.FET
で、このMOS・FET１２のドレインは入力信号
が印加される集積回路の入力端子１４に接続され
ると共に、MOS・FET１１の入力信号通路に接
続されている。ここで、MOS・FET１２のソー
スは接地電位に接続される場合を示したが、一定
電位に接続することもできる。そして、電源に接
続された端子１５と接地間に直列に接続された抵
抗１６を抵抗１７によつて電源電圧を分割し、
MOS・FET１２のゲート電位をしきい値電圧ＶT
Ｈより低電位で、かつほぼしきい値電圧ＶTH付近
の適当な値ＶTH′にバイアスするよう構成されて
いる。つまり、ゲート・ソース間の電位をＶGSと
すると、ＶGS＝ＶTH′〓ＶTHの状態になつてい
る。ここで、電源が供給される端子１５と接地間
に直列接続された抵抗１６，１７の接続点は
MOS・FET１２のゲートに接続され、これらは
MOS・FET１２のゲート・ソース間に所定の電
圧を印加するための定電圧発生手段を構成してい
る。１３はMOS・FET１２のドレイン領域と基
板との間に形成された寄生ダイオードである。そ
して、MOS・FET１２のゲートに印加される電
圧は、このMOS・FET１２のしきい値電圧ＶTH
とソース電圧の中間の値であるように設定されて
いる。なお、矢印はMOS・FET１２に流れる電
流Ｉの方向を示す。
つぎにこの第２図に示す実施例の動作を説明す
る。まず、MOS・FET１１のゲートの電位ＶGが
０≦ＶG＜ＶBDの範囲にあるとき、MOS・FET１
２は遮断状態になつている。そして、入力端子１
４に印加する入力信号の電位がMOS・FETの降
伏電圧ＶBD以上に大きく正に振れたときには、第
１図に示す従来回路と同様にMOS・FET１２の
ソース・ドレイン間の降伏によつてMOS・FET
１２は導通し、MOS・FET１１のゲート電位の
過度の上昇を防ぎ、MOS・FET１１を保護す
る。つぎに、入力信号の電位が、電源ノイズなど
により接地電位以下の電位（−）ＶIに振れたと
きを考察すると、この場合には、MOS・FET１
２のソースとドレインが逆転し、すなわち、接地
電位がMOS・FET１２のドレイン、入力信号通
路がソースとなり、等価的にゲート・ソース間の
電位ＶGSはＶGS＝ＶI＋ＶTH′となる。ここで、Ｖ
TH′ＶTHであるので、ＶGS≧ＶTHとなり、入力
信号が−ＶI＝ＶTH′−ＶTH（０）でMOS・
FET１２は導通し、入力信号通路の電位が接地
電位以下へ下降することを防ぐ。
る。まず、MOS・FET１１のゲートの電位ＶGが
０≦ＶG＜ＶBDの範囲にあるとき、MOS・FET１
２は遮断状態になつている。そして、入力端子１
４に印加する入力信号の電位がMOS・FETの降
伏電圧ＶBD以上に大きく正に振れたときには、第
１図に示す従来回路と同様にMOS・FET１２の
ソース・ドレイン間の降伏によつてMOS・FET
１２は導通し、MOS・FET１１のゲート電位の
過度の上昇を防ぎ、MOS・FET１１を保護す
る。つぎに、入力信号の電位が、電源ノイズなど
により接地電位以下の電位（−）ＶIに振れたと
きを考察すると、この場合には、MOS・FET１
２のソースとドレインが逆転し、すなわち、接地
電位がMOS・FET１２のドレイン、入力信号通
路がソースとなり、等価的にゲート・ソース間の
電位ＶGSはＶGS＝ＶI＋ＶTH′となる。ここで、Ｖ
TH′ＶTHであるので、ＶGS≧ＶTHとなり、入力
信号が−ＶI＝ＶTH′−ＶTH（０）でMOS・
FET１２は導通し、入力信号通路の電位が接地
電位以下へ下降することを防ぐ。
このように、本発明においては、MOS・FET
１２のゲートに適当なバイアスを与えるように構
成したので、入力素子のゲート絶縁膜の保護を確
実にしつつ、入力信号の電位の接地電位以下への
振れ込みを完全に防止することができ、また、ノ
イズによる誤動作や反射を抑制することができ
る。
１２のゲートに適当なバイアスを与えるように構
成したので、入力素子のゲート絶縁膜の保護を確
実にしつつ、入力信号の電位の接地電位以下への
振れ込みを完全に防止することができ、また、ノ
イズによる誤動作や反射を抑制することができ
る。
第３図は本発明の効果を明らかにするため、従
来回路と比較して示された特性図で、MOS・
FET１２に流れる電流値Ｉの入力信号電位によ
る依存性を示し、曲線ａは本発明による構成に対
応し、曲線ｂは従来回路による構成に対応してい
る。しかして、第３図に示されるように、従来回
路の構成による動作曲線ｂが、入力信号が−ＶTH
に落ちるまでMOS・FET１２が導通しなかつた
のに対して、本発明の構成による動作曲線ａは、
入力信号が接地電位以下に落ちれば、直ちに
MOS・FET１２が導通することを特徴としてい
る。この場合、寄生ダイオード１３を流れる電流
は、入力信号電位の負の振れ込みを軽減するのに
小さいながらも寄与する。第３図において、領域
イは本発明における｜ＶTH′−ＶTH｜を示したも
のであり、領域ロは第１図に示す従来回路におけ
るMOS・FET２のしきい値電圧ＶTHを示したも
のである。したがつて、本発明に関する特性曲線
ａと従来回路に関する特性曲線ｂの比較から、本
発明によれば、入力信号に対して従来回路よりも
領域が狭く、入力信号の接地電位以下への振れ込
みが改善されていることが明らかである。
来回路と比較して示された特性図で、MOS・
FET１２に流れる電流値Ｉの入力信号電位によ
る依存性を示し、曲線ａは本発明による構成に対
応し、曲線ｂは従来回路による構成に対応してい
る。しかして、第３図に示されるように、従来回
路の構成による動作曲線ｂが、入力信号が−ＶTH
に落ちるまでMOS・FET１２が導通しなかつた
のに対して、本発明の構成による動作曲線ａは、
入力信号が接地電位以下に落ちれば、直ちに
MOS・FET１２が導通することを特徴としてい
る。この場合、寄生ダイオード１３を流れる電流
は、入力信号電位の負の振れ込みを軽減するのに
小さいながらも寄与する。第３図において、領域
イは本発明における｜ＶTH′−ＶTH｜を示したも
のであり、領域ロは第１図に示す従来回路におけ
るMOS・FET２のしきい値電圧ＶTHを示したも
のである。したがつて、本発明に関する特性曲線
ａと従来回路に関する特性曲線ｂの比較から、本
発明によれば、入力信号に対して従来回路よりも
領域が狭く、入力信号の接地電位以下への振れ込
みが改善されていることが明らかである。
以上本発明を、エンハンスメント型MOS電界
効果トランジスタにＮチヤンネルMOS・FETを
使用した場合を例にとつて説明したが、本発明は
これに限定されるものではなく、Ｐチヤンネル
MOS・FETを使用する回路においてももちろん
適用され、同様の効果があるのは言うまでもな
い。この場合には、電源の極性を逆にすればよ
い。
効果トランジスタにＮチヤンネルMOS・FETを
使用した場合を例にとつて説明したが、本発明は
これに限定されるものではなく、Ｐチヤンネル
MOS・FETを使用する回路においてももちろん
適用され、同様の効果があるのは言うまでもな
い。この場合には、電源の極性を逆にすればよ
い。
また、上記実施例においては、MOS・FET１
２のゲートへ適当なバイアスを与える手段とし
て、抵抗１６と抵抗１７を用いたが、第４図に示
されるように、抵抗１６にデプリーシヨン型
MOS・FET１８を、抵抗１７にデプリーシヨン
型MOS・FET１９を用いても同様の効果を得る
ことができる。なお、第４図において、第２図と
同一部分には同一符号を付して説明を省略する。
１８，１９は先述せるごとく、デプリーシヨン型
MOS・FETで、これらはダイオード接続され、
MOS・FET１２のゲート・ソース間に所定の電
圧を印加するための定電圧発生手段を構成してい
る。
２のゲートへ適当なバイアスを与える手段とし
て、抵抗１６と抵抗１７を用いたが、第４図に示
されるように、抵抗１６にデプリーシヨン型
MOS・FET１８を、抵抗１７にデプリーシヨン
型MOS・FET１９を用いても同様の効果を得る
ことができる。なお、第４図において、第２図と
同一部分には同一符号を付して説明を省略する。
１８，１９は先述せるごとく、デプリーシヨン型
MOS・FETで、これらはダイオード接続され、
MOS・FET１２のゲート・ソース間に所定の電
圧を印加するための定電圧発生手段を構成してい
る。
以上説明したように、本発明によれば、
MOS・FET１２のゲートに適当なバイアスを加
えるように構成したので、入力素子の絶縁膜の保
護を確実にしつつ、入力信号の電位の接地電位以
下への振れ込みを完全に防止することができるの
で、実用上の効果は極めて大である。また、ノイ
ズによる誤動作や反射を抑制することができると
いう点においても極めて有効である。
MOS・FET１２のゲートに適当なバイアスを加
えるように構成したので、入力素子の絶縁膜の保
護を確実にしつつ、入力信号の電位の接地電位以
下への振れ込みを完全に防止することができるの
で、実用上の効果は極めて大である。また、ノイ
ズによる誤動作や反射を抑制することができると
いう点においても極めて有効である。
第１図は従来の半導体集積回路における入力回
路の一例を示す構成図、第２図は本発明による半
導体集積回路の一実施例を示す構成図、第３図は
本発明の効果を明らかにするために従来回路と比
較して示された特性図、第４図は本発明の他の実
施例を示す構成図である。 １２……MOS・FET、１４……入力端子、１
６，１７……抵抗、１８，１９……MOS・
FET。
路の一例を示す構成図、第２図は本発明による半
導体集積回路の一実施例を示す構成図、第３図は
本発明の効果を明らかにするために従来回路と比
較して示された特性図、第４図は本発明の他の実
施例を示す構成図である。 １２……MOS・FET、１４……入力端子、１
６，１７……抵抗、１８，１９……MOS・
FET。
Claims (1)
- 【特許請求の範囲】 １ MOS形構造の半導体集積回路において、少
なくとも１つのエンハンスメント形のMOSトラ
ンジスタと、該MOSトランジスタのゲート・ソ
ース間に該MOSトランジスタの閾値電圧とソー
ス電圧の中間の電圧を印加するための定電圧発生
手段とを備え、かつ前記MOSトランジスタのソ
ースが接地電位もしくは一定電位に接続され、か
つドレインが集積回路の入力端子に接続される回
路構成からなる入力保護回路を有することを特徴
とする半導体集積回路。 ２ 前記定電圧発生手段を、ダイオード接続され
たトランジスタによつて構成したことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7901278A JPS556856A (en) | 1978-06-28 | 1978-06-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7901278A JPS556856A (en) | 1978-06-28 | 1978-06-28 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS556856A JPS556856A (en) | 1980-01-18 |
| JPS627712B2 true JPS627712B2 (ja) | 1987-02-18 |
Family
ID=13678025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7901278A Granted JPS556856A (en) | 1978-06-28 | 1978-06-28 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS556856A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797621A (en) * | 1987-07-08 | 1989-01-10 | Midwesco, Inc. | Leak detector and locator utilizing time domain reflectometry and sampling techniques |
| WO2011052437A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Non-linear element, display device including non-linear element, and electronic device including display device |
| WO2011065209A1 (en) * | 2009-11-27 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Non-linear element, display device including non-linear element, and electronic device including display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50109682A (ja) * | 1974-02-04 | 1975-08-28 |
-
1978
- 1978-06-28 JP JP7901278A patent/JPS556856A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50109682A (ja) * | 1974-02-04 | 1975-08-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS556856A (en) | 1980-01-18 |
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