JP2803696B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2803696B2 JP2803696B2 JP33520891A JP33520891A JP2803696B2 JP 2803696 B2 JP2803696 B2 JP 2803696B2 JP 33520891 A JP33520891 A JP 33520891A JP 33520891 A JP33520891 A JP 33520891A JP 2803696 B2 JP2803696 B2 JP 2803696B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
出力トランジスタの過電流保護回路に関するものであ
る。
出力トランジスタの過電流保護回路に関するものであ
る。
【０００２】
【従来の技術】従来、この種の出力回路は、図４に示す
ように、ドレインを第一の電源端子１に接続し、ゲート
を第一のゲートドライブ回路５に接続し、ソースを出力
端子４に接続した第一のＮ型ＭＯＳＦＥＴ１３と、ドレ
インを出力端子４に接続し、ゲートを第二のゲートドラ
イブ回路６に接続し、ソースを接地端子３に接続した第
二のＮ型ＭＯＳＦＥＴ１４より構成されている。そし
て、第一および第二の出力ゲートドライブ回路５，６の
入力は、第一および第二の制御回路１５，１６に接続さ
れていた。
ように、ドレインを第一の電源端子１に接続し、ゲート
を第一のゲートドライブ回路５に接続し、ソースを出力
端子４に接続した第一のＮ型ＭＯＳＦＥＴ１３と、ドレ
インを出力端子４に接続し、ゲートを第二のゲートドラ
イブ回路６に接続し、ソースを接地端子３に接続した第
二のＮ型ＭＯＳＦＥＴ１４より構成されている。そし
て、第一および第二の出力ゲートドライブ回路５，６の
入力は、第一および第二の制御回路１５，１６に接続さ
れていた。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、図４に示す出力回路にて、定格以上の
電流が流れても保護回路がなかったため、発熱による出
力回路の第一のＮ型ＭＯＳＦＥＴの特性劣化や破壊が起
こったり、過電流が他の素子にも影響を及ぼすなどの問
題があった。
半導体装置では、図４に示す出力回路にて、定格以上の
電流が流れても保護回路がなかったため、発熱による出
力回路の第一のＮ型ＭＯＳＦＥＴの特性劣化や破壊が起
こったり、過電流が他の素子にも影響を及ぼすなどの問
題があった。
【０００４】このような問題点に鑑み、本発明の課題は
過電流保護機能を有する半導体装置を提供することにあ
る。
過電流保護機能を有する半導体装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
第一の電源端子と接地端子の間に直列に接続された第一
および第二の抵抗と、ゲートを第一の制御回路の出力よ
りバッファーを介して接続し、ソースを第二の電源端子
に接続した第一のＰ型ＭＯＳＦＥＴと、第一の抵抗と第
二の抵抗の接点電圧及び出力端子の電圧を入力とし、第
一のＰ型ＭＯＳＦＥＴのドレイン電圧により動作するコ
ンパレータと、該コンパレータの出力をＰ型ＭＯＳＦＥ
Ｔのドレイン電圧で動作するバッファーと、該バッファ
ーの出力および制御回路の出力を受け、その２つの信号
の和の反転信号を出力する第一のゲートドライブ回路
と、第二の制御回路の出力をうける第二のゲートドライ
ブ回路と、ドレインを第一の電源端子に接続し、ゲート
を第一のゲートドライブ回路の出力に接続し、ソースを
出力端子に接続した第一のＮ型ＭＯＳＦＥＴと、ドレイ
ンを出力端子に接続し、ゲートを第二の出力ゲートドラ
イブ回路に接続し、ソースを接地端子に接続した第二の
Ｎ型ＭＯＳＦＥＴとを備えていることを特徴とする。
第一の電源端子と接地端子の間に直列に接続された第一
および第二の抵抗と、ゲートを第一の制御回路の出力よ
りバッファーを介して接続し、ソースを第二の電源端子
に接続した第一のＰ型ＭＯＳＦＥＴと、第一の抵抗と第
二の抵抗の接点電圧及び出力端子の電圧を入力とし、第
一のＰ型ＭＯＳＦＥＴのドレイン電圧により動作するコ
ンパレータと、該コンパレータの出力をＰ型ＭＯＳＦＥ
Ｔのドレイン電圧で動作するバッファーと、該バッファ
ーの出力および制御回路の出力を受け、その２つの信号
の和の反転信号を出力する第一のゲートドライブ回路
と、第二の制御回路の出力をうける第二のゲートドライ
ブ回路と、ドレインを第一の電源端子に接続し、ゲート
を第一のゲートドライブ回路の出力に接続し、ソースを
出力端子に接続した第一のＮ型ＭＯＳＦＥＴと、ドレイ
ンを出力端子に接続し、ゲートを第二の出力ゲートドラ
イブ回路に接続し、ソースを接地端子に接続した第二の
Ｎ型ＭＯＳＦＥＴとを備えていることを特徴とする。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第一実施例の回路図で、図
３は図１の実施例の動作を説明するための過渡特性であ
る。
３は図１の実施例の動作を説明するための過渡特性であ
る。
【０００８】第一実施例のものは、出力端子４の電圧
と、第一の電源端子１を抵抗９と１０の抵抗比によって
得られるリファレンス電圧を比較するコンパレータ１１
と、該コンパレータ１１の出力をうけるバッファー１２
を有する。そして、出力回路のソース側にはＮ型ＭＯＳ
ＦＥＴ１３を駆動する第一のゲートドライブ回路５が設
けられており、前記コンパレータ１１の出力信号と第一
の制御回路１５の出力信号の和を反転させた信号を出力
する。また、出力回路のシンク側のＮ型ＭＯＳＦＥＴ１
４のゲートを駆動するための第二のゲートドライブ回路
６が設けられている。図中、８はドレインをコンパレー
タ１１および第二のバッファー７の電源部に接続し、ゲ
ートを第一の制御回路１５からの信号を第一のバッファ
ー７を介して接続し、ソースを第二の電源２に接続され
ているＰ型ＭＯＳＦＥＴである。
と、第一の電源端子１を抵抗９と１０の抵抗比によって
得られるリファレンス電圧を比較するコンパレータ１１
と、該コンパレータ１１の出力をうけるバッファー１２
を有する。そして、出力回路のソース側にはＮ型ＭＯＳ
ＦＥＴ１３を駆動する第一のゲートドライブ回路５が設
けられており、前記コンパレータ１１の出力信号と第一
の制御回路１５の出力信号の和を反転させた信号を出力
する。また、出力回路のシンク側のＮ型ＭＯＳＦＥＴ１
４のゲートを駆動するための第二のゲートドライブ回路
６が設けられている。図中、８はドレインをコンパレー
タ１１および第二のバッファー７の電源部に接続し、ゲ
ートを第一の制御回路１５からの信号を第一のバッファ
ー７を介して接続し、ソースを第二の電源２に接続され
ているＰ型ＭＯＳＦＥＴである。
【０００９】第一の制御回路１５より“１”から“０”
の信号が出力すると、出力回路の第一のＮ型ＭＯＳＦＥ
Ｔ１３はオンし電流が流れる。このとき、コンパレータ
１１及びバッファー１２の電源は、出力が完全にターン
オンしてから供給されるようにするため、第一のバッフ
ァー７にディレイを与える。そして、第一のＮ型ＭＯＳ
ＦＥＴ１３に過電流が流れると、出力端子４の電位が下
がり、コンパレータ１１の出力（接点Ｂ）は“０”から
“１”に反転する。そうすると、第一の出力ゲートドラ
イブ回路５の出力（接点Ｃ）は“１”から“０”に反転
するので、出力回路の第一のＮ型ＭＯＳＦＥＴ１３はオ
フする。第一の制御回路の信号が“０”から“１”に反
転すると、第一のＰ型ＭＯＳＦＥＴがオフし、コンパレ
ータ１１と第二のバッファーの電源（接点Ａ）の電圧は
０となりコンパレータ１１の出力（接点Ｂ）は“１”か
ら“０”に反転する。なお、第一のＮ型ＭＯＳＦＥＴ１
３がオンしているときは第二のＮ型ＭＯＳＦＥＴ１４は
常にオフである。
の信号が出力すると、出力回路の第一のＮ型ＭＯＳＦＥ
Ｔ１３はオンし電流が流れる。このとき、コンパレータ
１１及びバッファー１２の電源は、出力が完全にターン
オンしてから供給されるようにするため、第一のバッフ
ァー７にディレイを与える。そして、第一のＮ型ＭＯＳ
ＦＥＴ１３に過電流が流れると、出力端子４の電位が下
がり、コンパレータ１１の出力（接点Ｂ）は“０”から
“１”に反転する。そうすると、第一の出力ゲートドラ
イブ回路５の出力（接点Ｃ）は“１”から“０”に反転
するので、出力回路の第一のＮ型ＭＯＳＦＥＴ１３はオ
フする。第一の制御回路の信号が“０”から“１”に反
転すると、第一のＰ型ＭＯＳＦＥＴがオフし、コンパレ
ータ１１と第二のバッファーの電源（接点Ａ）の電圧は
０となりコンパレータ１１の出力（接点Ｂ）は“１”か
ら“０”に反転する。なお、第一のＮ型ＭＯＳＦＥＴ１
３がオンしているときは第二のＮ型ＭＯＳＦＥＴ１４は
常にオフである。
【００１０】図２は、本発明の第二の実施例である。こ
の第二実施例では、第一の電源端子１と第一の抵抗９の
間に、ドレインを第一の抵抗９に接続し、ゲートを第一
の制御回路１５に接続し、ソースを第一の電源端子１に
接続した第二のＰ型ＭＯＳＦＥＴ１８を追加した回路で
ある。
の第二実施例では、第一の電源端子１と第一の抵抗９の
間に、ドレインを第一の抵抗９に接続し、ゲートを第一
の制御回路１５に接続し、ソースを第一の電源端子１に
接続した第二のＰ型ＭＯＳＦＥＴ１８を追加した回路で
ある。
【００１１】基本的な動作は図１及び図３で示した第一
実施例と同じである。本第二実施例の特徴は、出力回路
の第一のＮ型ＭＯＳＦＥＴ１３をオンさせる信号を第一
の制御回路１５より“０”の信号が出力したときだけ、
第一および第二の抵抗に電流が流れる。このため、第一
の電源の静消費電流を小さくすることが可能となる。
実施例と同じである。本第二実施例の特徴は、出力回路
の第一のＮ型ＭＯＳＦＥＴ１３をオンさせる信号を第一
の制御回路１５より“０”の信号が出力したときだけ、
第一および第二の抵抗に電流が流れる。このため、第一
の電源の静消費電流を小さくすることが可能となる。
【００１２】
【発明の効果】以上説明したように、本発明は、図１及
び図２に示す出力回路部分に過電流が流れたとき、図３
の本発明の動作を示す過渡特性の様に、コンパレータ１
１の出力信号が反転し、出力回路部の第一のＮ型ＭＯＳ
ＦＥＴを強制的にオフさせる。これにより、過電流によ
るチップの発熱や発熱による出力回路のＮ型ＭＯＳＦＥ
Ｔ１３，１４の破壊や特性劣化、および過電流による他
の素子へ及ぼす影響をなくすことができるという効果を
有する。
び図２に示す出力回路部分に過電流が流れたとき、図３
の本発明の動作を示す過渡特性の様に、コンパレータ１
１の出力信号が反転し、出力回路部の第一のＮ型ＭＯＳ
ＦＥＴを強制的にオフさせる。これにより、過電流によ
るチップの発熱や発熱による出力回路のＮ型ＭＯＳＦＥ
Ｔ１３，１４の破壊や特性劣化、および過電流による他
の素子へ及ぼす影響をなくすことができるという効果を
有する。
【図１】本発明の第一実施例を示す回路図。
【図２】本発明の第二実施例を示す回路図。
【図３】本発明の回路の動作を示す過渡特性。
【図４】従来技術の回路図。
１…第一の電源端子 ２…第二の電源端子 ３…接地端子 ４…出力端子 ５…第一のゲートドライブ回路 ６…第二のゲートドライブ回路 ７…第一のバッファー ８…第一のＰ型ＭＯＳＦＥＴ ９…第一の抵抗 １０…第二の抵抗 １１…コンパレータ １２…第二のバッファー １３…第一のＮ型ＭＯＳＦＥＴ １４…第二のＮ型ＭＯＳＦＥＴ
Claims (2)
- 【請求項１】 一方の端子を第一の電源端子に接続した
第一の抵抗と、 一方の端子を前記第一の抵抗の他方の端子に接続し、他
方の端子を接地端子に接続した第二の抵抗と、 第一の制御回路の出力を受ける第一のバッファーと、 ゲートが前記第一のバッファーに接続し、ソースが第二
の電源に接続された第一のＰ型ＭＯＳＦＥＴと、 前記第一および第二の抵抗の接点の電圧および出力端子
の電圧を入力とし、前記第一のＰ型ＭＯＳＦＥＴのドレ
イン電圧により動作するコンパレータと、 前記コンパレータの出力を受け、前記第一のＰ型ＭＯＳ
ＦＥＴのドレイン電圧により動作する第二のバッファー
と、 前記第一の制御回路の出力と、前記バッファーの出力を
受ける第一のゲートドライブ回路と、 第二の制御回路の出力を受ける第二のゲートドライブ回
路と、 ドレインを前記第一の電源端子に接続し、ゲートを前記
第一のゲートドライブ回路の出力に接続し、ソースを前
記出力端子に接続した第一のＮ型ＭＯＳＦＥＴと、 ドレインを前記出力端子に接続し、ゲートを第二のゲー
トドライブ回路に接続し、ソースを前記接地端子に接続
した第二のＮ型ＭＯＳＦＥＴとからなることを特徴とす
る半導体装置。 - 【請求項２】 ドレインを前記第一の抵抗に接続し、ゲ
ートを前記第一の制御回路に接続し、ソースを前記第一
の電源端子に接続した第二のＰ型ＭＯＳＦＥＴを、前記
第一の電源と前記第一の抵抗の間に接続したことを特徴
とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33520891A JP2803696B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33520891A JP2803696B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167407A JPH05167407A (ja) | 1993-07-02 |
| JP2803696B2 true JP2803696B2 (ja) | 1998-09-24 |
Family
ID=18285975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33520891A Expired - Fee Related JP2803696B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803696B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067095A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 静電保護回路 |
| JP5069872B2 (ja) * | 2006-05-31 | 2012-11-07 | 新日本無線株式会社 | 半導体集積回路 |
-
1991
- 1991-12-18 JP JP33520891A patent/JP2803696B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167407A (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980617 |
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