JPS6276762A - 半導体記憶装置のセンスアンプ回路 - Google Patents
半導体記憶装置のセンスアンプ回路Info
- Publication number
- JPS6276762A JPS6276762A JP60216883A JP21688385A JPS6276762A JP S6276762 A JPS6276762 A JP S6276762A JP 60216883 A JP60216883 A JP 60216883A JP 21688385 A JP21688385 A JP 21688385A JP S6276762 A JPS6276762 A JP S6276762A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- amplifier
- resistor
- semiconductor memory
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置のセンスアンプ回路に関する。
半導体記憶装置では、一般に記憶情報の読出し検出用セ
ンスアンプ回路が用いられる。従来のセンスアンプ回路
の一例を第３図１−示す。同図で、センスアンプ１はピ
ッ１〜線９のデータ信号を”１”（Ｖ）又はＯ”（Ｖ、
）にラッチするＣ ものである。３はビット線２の全長に亘り分布している
浮遊客足を表わづ。この図のセンスアンプ回路では、セ
ンスアンプ１からビット線２の側を見たときにビット線
２の浮遊容１！１３が大きいため、センスアンプ１によ
るラッチ即ちセンスを寸ばやく行なうことができない。
ンスアンプ回路が用いられる。従来のセンスアンプ回路
の一例を第３図１−示す。同図で、センスアンプ１はピ
ッ１〜線９のデータ信号を”１”（Ｖ）又はＯ”（Ｖ、
）にラッチするＣ ものである。３はビット線２の全長に亘り分布している
浮遊客足を表わづ。この図のセンスアンプ回路では、セ
ンスアンプ１からビット線２の側を見たときにビット線
２の浮遊容１！１３が大きいため、センスアンプ１によ
るラッチ即ちセンスを寸ばやく行なうことができない。
第４図は上記の問題を解消するための、従来の他のセン
スアンプ回路を示している。この図のセンスアンプ回路
は、ビット線２のうち、センスアンプ１の近傍にバリア
トランジスタ５を介在させたもので、このようにでれば
、バリアトランジスタ５よりもセンスアンプ１側の浮遊
容重３ａのみがセンスアンプ１の負荷となるため、セン
スを速やかに行なうことができる。
スアンプ回路を示している。この図のセンスアンプ回路
は、ビット線２のうち、センスアンプ１の近傍にバリア
トランジスタ５を介在させたもので、このようにでれば
、バリアトランジスタ５よりもセンスアンプ１側の浮遊
容重３ａのみがセンスアンプ１の負荷となるため、セン
スを速やかに行なうことができる。
しかし、初期プリチャージレベルによってはバリアトラ
ンジスタのグーｔ−Ｍｊ位φ１をＶＣｏ以上にしなけれ
ばならない場合がある。また、ビット線のりストア（Ｖ
または■３．にフル振幅）のためＣ には、いずれにしろ、バリアトランジスタのゲ−ト電位
φ１を駆動する回路が必要となり、周辺回路が複雑にな
るばかりでなく、Ｖｃｃバンブに伴う不良やリーク性の
不良を起こし易い。
ンジスタのグーｔ−Ｍｊ位φ１をＶＣｏ以上にしなけれ
ばならない場合がある。また、ビット線のりストア（Ｖ
または■３．にフル振幅）のためＣ には、いずれにしろ、バリアトランジスタのゲ−ト電位
φ１を駆動する回路が必要となり、周辺回路が複雑にな
るばかりでなく、Ｖｃｃバンブに伴う不良やリーク性の
不良を起こし易い。
本発明の目的は、センスをすばやく行なうことができ、
しかも周辺回路が不要で回路構成が簡単なセンスアンプ
回路を提供することにある。
しかも周辺回路が不要で回路構成が簡単なセンスアンプ
回路を提供することにある。
本発明のセンスアンプ回路は、ビット線のうちセンスア
ンプに近い部分に、ｎ−領域により構成された抵抗を介
在させたことを特徴とするものである。
ンプに近い部分に、ｎ−領域により構成された抵抗を介
在させたことを特徴とするものである。
（発明の実施例）
第１図は、本発明に係るセンスアンプ回路を示づ回路図
である。図示のように、このセンスアンプ回路において
は、ビット線のうち、センスアンプ１に近い部分に、抵
抗６が介在している。この抵抗６は、シリコン半導体基
板に形成されたｎ−領域によって構成されたものである
。この抵抗６はセンスアンプの負荷容認を実効的に軽減
する役割を渠寸点でバリア１ヘランジスタと同様の作用
を右する。
である。図示のように、このセンスアンプ回路において
は、ビット線のうち、センスアンプ１に近い部分に、抵
抗６が介在している。この抵抗６は、シリコン半導体基
板に形成されたｎ−領域によって構成されたものである
。この抵抗６はセンスアンプの負荷容認を実効的に軽減
する役割を渠寸点でバリア１ヘランジスタと同様の作用
を右する。
現在の典型的なセンスアンプの性能およびビット線容徂
からみて、その抵抗は １０にΩ程度が望ましい。とこ
ろが、ポリシリコンやｎ＋領領域ρ５−５０Ω／口であ
り、２００口を必要とするので、パターン的に大きくな
り過ぎ、実際的でない。これに対し、ｎ−領域であれば
、ρ８＝４にΩ／口なので、２．５０分で済む。抵抗と
して、ｎ−領域を採用したのはその理由にＪ：る。
からみて、その抵抗は １０にΩ程度が望ましい。とこ
ろが、ポリシリコンやｎ＋領領域ρ５−５０Ω／口であ
り、２００口を必要とするので、パターン的に大きくな
り過ぎ、実際的でない。これに対し、ｎ−領域であれば
、ρ８＝４にΩ／口なので、２．５０分で済む。抵抗と
して、ｎ−領域を採用したのはその理由にＪ：る。
第２図（ａ）および（ｂ）に、本発明に係るセンスアン
プ回路を右する半導体記憶装置の、特に抵抗の形成工程
を示す。
プ回路を右する半導体記憶装置の、特に抵抗の形成工程
を示す。
まず、半導体基板７の表面にフィールド酸化膜（素子分
離膜）８を形成した後、抵抗形成部分を含めた全面にイ
オン注入し、ｎ−領域９を形成づる（同図（ａ〉）。
離膜）８を形成した後、抵抗形成部分を含めた全面にイ
オン注入し、ｎ−領域９を形成づる（同図（ａ〉）。
しかる後、抵抗形成部分をマスク１０により覆い、チャ
ネル等の形成のためのイオン注入を行ない ＋領域を形
成する（同図（ｂ））。
ネル等の形成のためのイオン注入を行ない ＋領域を形
成する（同図（ｂ））。
上記のようなセンスアンプ回路は、特にＣＨＯ３ＬＤＤ
プロセスに適しており、ｎ一層の形成をマスク数を増や
すことなく行なうことができる。
プロセスに適しており、ｎ一層の形成をマスク数を増や
すことなく行なうことができる。
（発明の効果）
上記の如く、本発明では、半導体記憶装置のビット線の
うち、センスアンプに近い部分に抵抗を介在さＶたので
、センスアンプの入力容量負荷を実効的に大幅に軽減で
き、高速のラッチ特性を得ることができる。また、供給
電圧以上の電圧も必要とけず、また特別の周辺回路も必
要としないので、簡単イｉ回路構成で性能のよいセンス
アンプ回路を１！７ることができる。
うち、センスアンプに近い部分に抵抗を介在さＶたので
、センスアンプの入力容量負荷を実効的に大幅に軽減で
き、高速のラッチ特性を得ることができる。また、供給
電圧以上の電圧も必要とけず、また特別の周辺回路も必
要としないので、簡単イｉ回路構成で性能のよいセンス
アンプ回路を１！７ることができる。
第１図は本発明の一実施例のセンスアンプ回路を示ず回
路図、 第２図（ａ）および（ｂ）は、同回路の特に抵抗の形成
工程を示ｉＩ断面図、 第３図および第４図は従来のセンスアンプ回路を示す回
路図である。 １・・・センスアンプ、２・・・ビット線、３．３ａ。 ３ｂ・・・浮遊容量、６・・・抵抗、７・・・半導体基
板、８・・・素子分離膜、９・・・ｎ−領域、１０・・
・ｎ＋用マスク。 出願人代理人 告 藤 −雄 図面の浄化−（内容に広更７よし） デ５１ 図 色 ２ 図 ６３ 口 此４ 図 手続ネ１１１正書 昭和６０年１り月〕９日
路図、 第２図（ａ）および（ｂ）は、同回路の特に抵抗の形成
工程を示ｉＩ断面図、 第３図および第４図は従来のセンスアンプ回路を示す回
路図である。 １・・・センスアンプ、２・・・ビット線、３．３ａ。 ３ｂ・・・浮遊容量、６・・・抵抗、７・・・半導体基
板、８・・・素子分離膜、９・・・ｎ−領域、１０・・
・ｎ＋用マスク。 出願人代理人 告 藤 −雄 図面の浄化−（内容に広更７よし） デ５１ 図 色 ２ 図 ６３ 口 此４ 図 手続ネ１１１正書 昭和６０年１り月〕９日
Claims (1)
- 半導体記憶装置のビット線のうち、センスアンプに近い
部分に、ｎ＾−領域により構成された抵抗を介在させた
ことを特徴とする半導体記憶装置のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216883A JPS6276762A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置のセンスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216883A JPS6276762A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置のセンスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276762A true JPS6276762A (ja) | 1987-04-08 |
Family
ID=16695401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216883A Pending JPS6276762A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置のセンスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815051A (en) * | 1995-09-29 | 1998-09-29 | Burr-Brown Corporation | Differential filter circuit and integrated circuit structure therefor |
-
1985
- 1985-09-30 JP JP60216883A patent/JPS6276762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815051A (en) * | 1995-09-29 | 1998-09-29 | Burr-Brown Corporation | Differential filter circuit and integrated circuit structure therefor |
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