JPS6274569A - 半導体素子の薄膜製造方法 - Google Patents
半導体素子の薄膜製造方法Info
- Publication number
- JPS6274569A JPS6274569A JP60215546A JP21554685A JPS6274569A JP S6274569 A JPS6274569 A JP S6274569A JP 60215546 A JP60215546 A JP 60215546A JP 21554685 A JP21554685 A JP 21554685A JP S6274569 A JPS6274569 A JP S6274569A
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- JP
- Japan
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- chip
- polishing
- semiconductor chip
- semiconductor
- chips
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- Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、例えば高速半導体素子や発光・受光素子とし
て使用される半導体素子の薄膜製造方法に関する。
て使用される半導体素子の薄膜製造方法に関する。
（発明の技術的背景とその問題点〕
近時、赤外線等の各種輻射線を受けて電気的出力を発生
するＩ ｎｓｂ等の化合物半導体素子が種々開発されて
いる。例えば多数の受光素子部を二次元配列した１ｎｓ
ｂホトダイオード、アレイ（ＰＤＡ）等が盛んに開発さ
れている。
するＩ ｎｓｂ等の化合物半導体素子が種々開発されて
いる。例えば多数の受光素子部を二次元配列した１ｎｓ
ｂホトダイオード、アレイ（ＰＤＡ）等が盛んに開発さ
れている。
この種の半導体素子、例えばＰＤＡは、一般に半導体チ
ップの裏面側を赤外光の受光面として形成される。この
為、その受光検出感度を確保するべく、Ｉ ｎ５ｂ−Ｐ
ＤＡ結晶、つまり半導体素子チップの厚みを極めて薄く
することが要求される。
ップの裏面側を赤外光の受光面として形成される。この
為、その受光検出感度を確保するべく、Ｉ ｎ５ｂ−Ｐ
ＤＡ結晶、つまり半導体素子チップの厚みを極めて薄く
することが要求される。
そこで従来では、第３図に示すように研磨装置の基板（
ガラス基板）１上に複数のｆｎｓｂチップ２ （２ａ
、 ２ｂ、〜２「）を等分に配置し、その素子形成面を
下側にして、つまり素子形成面を固着面としてエレクト
ロンワックス４にて固着している。
ガラス基板）１上に複数のｆｎｓｂチップ２ （２ａ
、 ２ｂ、〜２「）を等分に配置し、その素子形成面を
下側にして、つまり素子形成面を固着面としてエレクト
ロンワックス４にて固着している。
そしてこれらのＩｎＳｂチップ２の間にＩｎＳｂからな
る研磨ダミーチップ３ （３ａ、 ３ｂ、〜３ｒ）をそ
れぞれ配置し、これを同様にして前記基板１上に固着し
ている。
る研磨ダミーチップ３ （３ａ、 ３ｂ、〜３ｒ）をそ
れぞれ配置し、これを同様にして前記基板１上に固着し
ている。
このような状態で、上記基板１を研磨装置にマウントし
、前記１ｎＳｂチツプ２をその裏面側から前記ダミーチ
ップ３と一体的に全面研磨するようにしている。
、前記１ｎＳｂチツプ２をその裏面側から前記ダミーチ
ップ３と一体的に全面研磨するようにしている。
上記ダミーチップ３は、この研磨時におけるＩｎＳｂチ
ップ２の所謂研磨ダレを防ぐ為に設けられるものである
。しかし、１ｎＳｂチツプ２と共にダミーチップ３も同
等に研磨されるので、第４図にその断面形状を示すよう
にＩｎＳｂチップ２の所謂層ダレ（研磨ダレの一種）が
生じることが否めなかった。これ故、均一性の良い、所
望とする薄膜研磨ができなかった。
ップ２の所謂研磨ダレを防ぐ為に設けられるものである
。しかし、１ｎＳｂチツプ２と共にダミーチップ３も同
等に研磨されるので、第４図にその断面形状を示すよう
にＩｎＳｂチップ２の所謂層ダレ（研磨ダレの一種）が
生じることが否めなかった。これ故、均一性の良い、所
望とする薄膜研磨ができなかった。
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、半導体チップ周辺の研磨ダレを
招来することなしに、その半導体チップを均一に薄膜研
磨することができ、製品歩留りの向上を図ることのでき
る半導体素子の薄膜製造方法を提供することにある。
の目的とするところは、半導体チップ周辺の研磨ダレを
招来することなしに、その半導体チップを均一に薄膜研
磨することができ、製品歩留りの向上を図ることのでき
る半導体素子の薄膜製造方法を提供することにある。
本発明は、ＰＤＡ等の素子形成された半導体チップをそ
の素子形成面を固着面として研磨装置の基板上に固着し
、この基板上の上記半導体チップの少なくとも２辺の周
囲に、例えば３ｉやガラス等の前記半導体チップよりも
高硬度で、且つ所定厚み（半導体チップの研磨仕上げの
／ｌみ）を持つ研磨基準チップを固着して、前記半導体
チップの前記素子形成面の裏面側から該半導体チップを
全面研磨してなることを特徴とするものである。
の素子形成面を固着面として研磨装置の基板上に固着し
、この基板上の上記半導体チップの少なくとも２辺の周
囲に、例えば３ｉやガラス等の前記半導体チップよりも
高硬度で、且つ所定厚み（半導体チップの研磨仕上げの
／ｌみ）を持つ研磨基準チップを固着して、前記半導体
チップの前記素子形成面の裏面側から該半導体チップを
全面研磨してなることを特徴とするものである。
かくして本発明によれば、研磨基準チップの厚みに至る
まで半導体チップを研磨したとき、半導体チップの周辺
に配置された研磨基準チップによって該半導体チップの
研磨が平面性良く規制されるので、半導体チップを均一
に所望の厚みに薄膜研磨することが可能となる。
まで半導体チップを研磨したとき、半導体チップの周辺
に配置された研磨基準チップによって該半導体チップの
研磨が平面性良く規制されるので、半導体チップを均一
に所望の厚みに薄膜研磨することが可能となる。
従って化合物半導体を始めとして、電流磁気効果を示す
ホール効果素子や磁気抵抗効果素子等の薄膜化において
も同様に適用して、電気的信頼性の向上を図り得る等、
実用上多大な効果を奏する。
ホール効果素子や磁気抵抗効果素子等の薄膜化において
も同様に適用して、電気的信頼性の向上を図り得る等、
実用上多大な効果を奏する。
（発明の実施例〕
以下、図面を参照して本発明の一実施例につきつ説明す
る。
る。
第１図および第２図は本発明の実施例方法を示すもので
ある。
ある。
この薄膜製造方法にあっては、研磨装置のガラス基板１
１上に、素子形成されたＩ ｎ５ｂ−ＰＤＡチップ（半
導体チップ） １２ （１２ａ、１２ｂ、 〜１２ｆ
）がその素子形成面１５を固着面として等分に固着され
る。このチップ１２の固着は、例えばエレクトロンワッ
クス１４を用いて行われる。
１上に、素子形成されたＩ ｎ５ｂ−ＰＤＡチップ（半
導体チップ） １２ （１２ａ、１２ｂ、 〜１２ｆ
）がその素子形成面１５を固着面として等分に固着され
る。このチップ１２の固着は、例えばエレクトロンワッ
クス１４を用いて行われる。
その後、これらの半導体チップ１２の周囲に、その辺に
対して一定の間隔を保って所定厚みの３ｉチツプ（研磨
基準チップ） １３ （１３ａ、１３ｂ、 〜１３ｘ
）をそれぞれ固着する。これらのＳｉチップ１３は、前
記Ｉｎ５ｂ−ＰＤＡチップ１２よりも硬度が高いもので
、且つ該チップ１２の研磨仕上げの厚み（ｈ）を持つも
のである。しかしてこれらのＳｉチップ１３は、Ｉｎ３
ｂ−ＰＤＡチップ１２ノ各辺ニ対シテ研磨剤の出入りが
容易に行われる程度の数１ｍの隙間を形成してその周囲
に固着配置される。
対して一定の間隔を保って所定厚みの３ｉチツプ（研磨
基準チップ） １３ （１３ａ、１３ｂ、 〜１３ｘ
）をそれぞれ固着する。これらのＳｉチップ１３は、前
記Ｉｎ５ｂ−ＰＤＡチップ１２よりも硬度が高いもので
、且つ該チップ１２の研磨仕上げの厚み（ｈ）を持つも
のである。しかしてこれらのＳｉチップ１３は、Ｉｎ３
ｂ−ＰＤＡチップ１２ノ各辺ニ対シテ研磨剤の出入りが
容易に行われる程度の数１ｍの隙間を形成してその周囲
に固着配置される。
このようにしてＩｎ５ｂ−ＰＤＡチップ１２および３ｉ
チツプ１３を前記ガラス基板１１上に固着配置した後、
これを研磨装置にマウントし、研磨剤を順次変えながら
前記１ｎＳｂ−ＰＤＡチップ１２をその裏面側から全面
研磨する。この研磨は、その研磨面が前記Ｓｉチッ１１
３面に達するまで行われ、最終的には前記Ｉ ｎ５ｂ−
ＰＤＡチップ１２の研磨面を鏡面仕上げして終了する。
チツプ１３を前記ガラス基板１１上に固着配置した後、
これを研磨装置にマウントし、研磨剤を順次変えながら
前記１ｎＳｂ−ＰＤＡチップ１２をその裏面側から全面
研磨する。この研磨は、その研磨面が前記Ｓｉチッ１１
３面に達するまで行われ、最終的には前記Ｉ ｎ５ｂ−
ＰＤＡチップ１２の研磨面を鏡面仕上げして終了する。
かくしてこのような薄膜製造方法によれば、第２図にそ
の側面図を示すように、ＩｎＳｂチップ１２の研磨が、
最終的には該チップ１２の周囲に配置されたＳ１チツプ
１３の高硬度性によって周辺部より高さ規制される。従
ってＩ ｎ５ｂ−ＰＤＡチップ１２は、その周辺に研磨
ダレを招来することなしに均一に研磨されることになる
。しかも、３ｉチツプ１３の厚みを、その所望とする薄
膜形成厚みにしておくだけで、Ｉｎ５ｂ−ＰＤＡチップ
１２の研磨厚みを高精度に定めることができる。
の側面図を示すように、ＩｎＳｂチップ１２の研磨が、
最終的には該チップ１２の周囲に配置されたＳ１チツプ
１３の高硬度性によって周辺部より高さ規制される。従
ってＩ ｎ５ｂ−ＰＤＡチップ１２は、その周辺に研磨
ダレを招来することなしに均一に研磨されることになる
。しかも、３ｉチツプ１３の厚みを、その所望とする薄
膜形成厚みにしておくだけで、Ｉｎ５ｂ−ＰＤＡチップ
１２の研磨厚みを高精度に定めることができる。
故に本方法によれば、簡易にして所望厚みの均一な薄膜
半導体チップを得ることが可能となる。
半導体チップを得ることが可能となる。
そして半導体チップの厚みを所望とする薄膜厚みに均一
化することができるので、その電気的特性の安定化と性
能向上を図ることが可能となる等の実用上多大なる効果
を奏する。
化することができるので、その電気的特性の安定化と性
能向上を図ることが可能となる等の実用上多大なる効果
を奏する。
尚、本発明は上述した実施例に限定されるものではない
。例えばガラス基板１１上に固着配置する半導体チップ
１２の数は、研磨装置の仕様と半導体チップ１２の大き
さに応じて定めれば良いものである。また研磨基準チッ
プ１３は、前述したＳｉに限らず、ガラスやセラミック
、更には硬質金属等であっても良い。また研磨基準チッ
プ１３は、半導体チップ１２の対向する２辺や、任意の
３辺にそれぞれ対峙させて設けるだけでも良い。その他
、本発明はその要旨を逸脱しない範囲で種々変形して実
施することができる。
。例えばガラス基板１１上に固着配置する半導体チップ
１２の数は、研磨装置の仕様と半導体チップ１２の大き
さに応じて定めれば良いものである。また研磨基準チッ
プ１３は、前述したＳｉに限らず、ガラスやセラミック
、更には硬質金属等であっても良い。また研磨基準チッ
プ１３は、半導体チップ１２の対向する２辺や、任意の
３辺にそれぞれ対峙させて設けるだけでも良い。その他
、本発明はその要旨を逸脱しない範囲で種々変形して実
施することができる。
第１図は本発明の一実施例方法を示す半導体チップと研
磨基準チップの固着配置構成を示す図、第２図は同実施
例における半導体チップと研磨基準チップとの関係を示
す側面図、第３図および第４図はそれぞれ従来法を説明
する為の図である。 １１・・・ガラス基板（研磨装置の基板）、１２・・・
Ｉｎ５ｂ−ＰＤＡチップ（半導体チップ） 、１３−・
・３ｉチツプ（研１１ｔｔＩ−チップ）、１４・・・エ
レク（〜ロンワックス。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ｄ 第３図 第４図
磨基準チップの固着配置構成を示す図、第２図は同実施
例における半導体チップと研磨基準チップとの関係を示
す側面図、第３図および第４図はそれぞれ従来法を説明
する為の図である。 １１・・・ガラス基板（研磨装置の基板）、１２・・・
Ｉｎ５ｂ−ＰＤＡチップ（半導体チップ） 、１３−・
・３ｉチツプ（研１１ｔｔＩ−チップ）、１４・・・エ
レク（〜ロンワックス。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ｄ 第３図 第４図
Claims (2)
- （１）素子形成された半導体チップをその素子形成面を
固着面として研磨装置の基板上に固着し、この基板上の
上記半導体チップの少なくとも２辺の周囲に前記半導体
チップよりも高硬度で、且つ所定厚みの研磨基準チップ
を固着して、前記半導体チップの前記素子形成面の裏面
側から該半導体チップを全面研磨してなることを特徴と
する半導体素子の薄膜製造方法。 - （２）研磨基準チップは、半導体チップの研磨仕上げの
厚みを持つもので、半導体チップの辺に対して所定の間
隔を隔てて研磨装置の基板上に固着されるものである特
許請求の範囲第１項記載の半導体素子の薄膜製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215546A JPS6274569A (ja) | 1985-09-28 | 1985-09-28 | 半導体素子の薄膜製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215546A JPS6274569A (ja) | 1985-09-28 | 1985-09-28 | 半導体素子の薄膜製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6274569A true JPS6274569A (ja) | 1987-04-06 |
Family
ID=16674218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215546A Pending JPS6274569A (ja) | 1985-09-28 | 1985-09-28 | 半導体素子の薄膜製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6274569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351890A (ja) * | 2000-06-08 | 2001-12-21 | Disco Abrasive Syst Ltd | チップの研削方法 |
| JPWO2013179764A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
-
1985
- 1985-09-28 JP JP60215546A patent/JPS6274569A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351890A (ja) * | 2000-06-08 | 2001-12-21 | Disco Abrasive Syst Ltd | チップの研削方法 |
| JP4615095B2 (ja) * | 2000-06-08 | 2011-01-19 | 株式会社ディスコ | チップの研削方法 |
| JPWO2013179764A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
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