JPS6272046A - 通信インタフエ−ス・カ−ド試験装置 - Google Patents
通信インタフエ−ス・カ−ド試験装置Info
- Publication number
- JPS6272046A JPS6272046A JP60213768A JP21376885A JPS6272046A JP S6272046 A JPS6272046 A JP S6272046A JP 60213768 A JP60213768 A JP 60213768A JP 21376885 A JP21376885 A JP 21376885A JP S6272046 A JPS6272046 A JP S6272046A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は中央処理装置と入出力機器との間の通信処理
を行なう”カードのハードウェア性能を試験する通信イ
ンターフェース・カード（以下通信Ｉ／Ｆカードと略記
する）試験装置に関するものである。
を行なう”カードのハードウェア性能を試験する通信イ
ンターフェース・カード（以下通信Ｉ／Ｆカードと略記
する）試験装置に関するものである。
従来のこの種の装置としては適当なものはなく、第３図
に示すようなデバッグツールを用いて通信Ｉ／Ｆカード
の試験を行なっていた。
に示すようなデバッグツールを用いて通信Ｉ／Ｆカード
の試験を行なっていた。
第３図は従来の装置を示すブロック図で、図において（
１）は通信工、４゛カード、（２）はループバックケー
ブル、（３）はデバッグツールである。
１）は通信工、４゛カード、（２）はループバックケー
ブル、（３）はデバッグツールである。
次に第３図に示す装置の動作について説明する。
初めに通信Ｉ、４゛カード（１）にループバックケーブ
ル１２）を接続し出力点から入力点へのループバックを
構成する。次にデバッグツール（３）から通信Ｉ／Ｆカ
ード（１）に所定の試験項目である送信データを出力す
る。このデータは通信Ｉ／Ｆカード（１）からループバ
ックを経由して再び通信工βカード［１１の入力点に取
り込まれる。この取り込まれたデータをデバッグツール
（３）ハ受信データとして通信■、４゛カード（１）か
ら入力し、送信データと受信データとを比較して、通信
Ｉ／Ｆカード（１）が正常か否かを確認する。
ル１２）を接続し出力点から入力点へのループバックを
構成する。次にデバッグツール（３）から通信Ｉ／Ｆカ
ード（１）に所定の試験項目である送信データを出力す
る。このデータは通信Ｉ／Ｆカード（１）からループバ
ックを経由して再び通信工βカード［１１の入力点に取
り込まれる。この取り込まれたデータをデバッグツール
（３）ハ受信データとして通信■、４゛カード（１）か
ら入力し、送信データと受信データとを比較して、通信
Ｉ／Ｆカード（１）が正常か否かを確認する。
上記のような従来の装置ではオペレータが所定の試験項
目であるデータを入力し、それに対する通信Ｉ／Ｆカー
ドの出力データを上記入力データと比較することにより
行なうのでオペレータの技術力により影’！ＩＩを受け
、又、試験に時間を要する点、試験項目が不十分になり
やすい点、連続試験ができない点など色々の問題点があ
った。
目であるデータを入力し、それに対する通信Ｉ／Ｆカー
ドの出力データを上記入力データと比較することにより
行なうのでオペレータの技術力により影’！ＩＩを受け
、又、試験に時間を要する点、試験項目が不十分になり
やすい点、連続試験ができない点など色々の問題点があ
った。
この発明・は、かかる問題点を解決するためになされた
もので自動化して試験を行なうことのできるカード試験
装置ｆｆｉを得ることを目的としている。
もので自動化して試験を行なうことのできるカード試験
装置ｆｆｉを得ることを目的としている。
この発明に係る通信Ｉ／Ｆカード試験装置では、試験の
目的（すなわち開発用の試験であるか、生産ライン用の
試験であるか、連続試験用であるか等の用途別）に応じ
て各種のテストモードを定め、各テストモードに従って
試験を実行するテストプログラムを定め、このテストプ
ログラム中には当該テストモードに対し十分な項目のテ
ストが実行され、かつ当該テストモードに対応してオペ
レータが介入する必要がなるべく少なくなるように試験
全自動化し、この試験自動化に必要なノ＼−ドウエアを
備えた。
目的（すなわち開発用の試験であるか、生産ライン用の
試験であるか、連続試験用であるか等の用途別）に応じ
て各種のテストモードを定め、各テストモードに従って
試験を実行するテストプログラムを定め、このテストプ
ログラム中には当該テストモードに対し十分な項目のテ
ストが実行され、かつ当該テストモードに対応してオペ
レータが介入する必要がなるべく少なくなるように試験
全自動化し、この試験自動化に必要なノ＼−ドウエアを
備えた。
この発明においては通１１ Ｉβカードの試験をモード
化及び自動化して行なうことができるので、オペレータ
の操作ミスの発生を防止することができ、試験に要する
時間が短縮されカードの信頼性が向上する。
化及び自動化して行なうことができるので、オペレータ
の操作ミスの発生を防止することができ、試験に要する
時間が短縮されカードの信頼性が向上する。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例を示すブロック図で、第３
図と同一符号は同−又は相当部分を示し、（４）は中央
制御装＃（以下ＣＰＵと略記する）、＋５１は割り込み
コントローラ、＋６１ｖ′ｉタイマコントローラ、＋７
１ ；ｄ入出力制御装置（以下工τと略記するＬｆ８１
はＲＡＭ、 ＋９１はＲＯｇ 、 （１０）は入出力
ターミナル（第１図に示す例ではＣＲＴとキーボードか
ら構成されている）、（１１） 、 （１２） 、 （
１３）はそれぞれ通信工、４゛カード（１）に搭載され
ているＬＳＩで、（１１）はタイマコントローラ（以下
ＰＩＴと略記する）、（１２）は割す込みコントローラ
（以下ＰＩＣと略記する）、（１３）は入出力制御装置
ｔ（以下ＩＯＣと略記する）のためのＬＳＩを示し、（
１４）は試験装置の本体部を示す。
図と同一符号は同−又は相当部分を示し、（４）は中央
制御装＃（以下ＣＰＵと略記する）、＋５１は割り込み
コントローラ、＋６１ｖ′ｉタイマコントローラ、＋７
１ ；ｄ入出力制御装置（以下工τと略記するＬｆ８１
はＲＡＭ、 ＋９１はＲＯｇ 、 （１０）は入出力
ターミナル（第１図に示す例ではＣＲＴとキーボードか
ら構成されている）、（１１） 、 （１２） 、 （
１３）はそれぞれ通信工、４゛カード（１）に搭載され
ているＬＳＩで、（１１）はタイマコントローラ（以下
ＰＩＴと略記する）、（１２）は割す込みコントローラ
（以下ＰＩＣと略記する）、（１３）は入出力制御装置
ｔ（以下ＩＯＣと略記する）のためのＬＳＩを示し、（
１４）は試験装置の本体部を示す。
次に第１図に示す装置の動作について説明する。
試験を実施するための通信■、４゛カード（１）をシス
テムバスに接続し、ＣＰｔＪｆ４＋をリセット後、入出
力ターミナル（１０）からの入力信号によってＲＯＭ（
９）に格納されている試験用プログラムが読み出されて
試験が行なわれる。
テムバスに接続し、ＣＰｔＪｆ４＋をリセット後、入出
力ターミナル（１０）からの入力信号によってＲＯＭ（
９）に格納されている試験用プログラムが読み出されて
試験が行なわれる。
第２図は試験を実行するためのプログラムステップの一
実施を示すフローチャート図で、（２１）〜（２９）は
各ステップを示し、初めに入出力ターミナル（１０）か
らテストモードを入力する（ステップ（２１））と、こ
の入力によジ手動モード（ステップ（２２））、半自動
モード（ステップ（２３））、自動モード（ステップ（
２４））に分かれ、それぞれのモードに対するテストプ
ログラムが読み出される。
実施を示すフローチャート図で、（２１）〜（２９）は
各ステップを示し、初めに入出力ターミナル（１０）か
らテストモードを入力する（ステップ（２１））と、こ
の入力によジ手動モード（ステップ（２２））、半自動
モード（ステップ（２３））、自動モード（ステップ（
２４））に分かれ、それぞれのモードに対するテストプ
ログラムが読み出される。
手動モードでの動作は入出力ターミナル（１０）からテ
スト名及びテストデータ（、Ｉ１０アドレス、テスト回
数等）を入力する（ステップ（２２））。ステップ（２
５）はＬＳＩｌ７）テスト即ちＰＩ’ｒ（１１）、ＰＩ
Ｃ（１２）、ｌ０Ｃ（１３）のチェックを行なうもので
、通常次の７項目について実施される。
スト名及びテストデータ（、Ｉ１０アドレス、テスト回
数等）を入力する（ステップ（２２））。ステップ（２
５）はＬＳＩｌ７）テスト即ちＰＩ’ｒ（１１）、ＰＩ
Ｃ（１２）、ｌ０Ｃ（１３）のチェックを行なうもので
、通常次の７項目について実施される。
■ＰＩＴ （１１）のカウンタに対するＲｅａｄ／Ｗｒ
ｉ ｔｅチェック。
ｉ ｔｅチェック。
■ＰＩＴ （１１）のカウンタに対するカウントダウン
動作チェック。
動作チェック。
■ＰＩＣ（１２）のＲｅａｄＡＶｒｉｔｅチェック。
■ＰＩＴ （１１）、 ＰＩＣ（１２）の組み合せによ
るタイマ割り込みチェック。
るタイマ割り込みチェック。
■通信データのループバック方式に対するｌ０Ｃ（１３
）の機能のチェック。
）の機能のチェック。
■ＰＩＣ（１２） 、 ＩＯＣ（１３） ＯＭミ合セＫ
ｊ ル送Ｍ割り込み／受信側り込みチェック。
ｊ ル送Ｍ割り込み／受信側り込みチェック。
■ｌ〕Ｉｃ （１２）に対する外部割り込みチェック。
又、 ＬＳＩテスト（２５）で上記■を選択した場合、
テストデータとして入出力ターミナル（１０）から入力
されたカウンタ番号、カウントｆｉＮＫ応じて、カウン
トダウン処理が行なわれ、その結果が入出力ターミナル
（１０）に表示される（Ｊ％常の時は更にオペレータ処
理待ちとなる）。
テストデータとして入出力ターミナル（１０）から入力
されたカウンタ番号、カウントｆｉＮＫ応じて、カウン
トダウン処理が行なわれ、その結果が入出力ターミナル
（１０）に表示される（Ｊ％常の時は更にオペレータ処
理待ちとなる）。
通信テスト（２６）は同期通１ざ／非同期通信のチェッ
クをも行なうのでＰＩＴ （ｕ） 、 ＰＩＣ（１２）
、 ｌ０Ｃ（１３）の初期設定を行ないループバック
ケーブル１２）を接続し、非同期モードと同期モードに
ついて実施する。非同期モードではＩＯＣ（１３）に非
同期モードをセットし、次にコマンドをセットし＃後ニ
テストデータの送受１Ｍ ｋルーフバック方式でチェッ
クする。同期モードでは非同期モードと同様の手順に従
うが、同期モードセット時に同期キャラクタもセットし
ておく。
クをも行なうのでＰＩＴ （ｕ） 、 ＰＩＣ（１２）
、 ｌ０Ｃ（１３）の初期設定を行ないループバック
ケーブル１２）を接続し、非同期モードと同期モードに
ついて実施する。非同期モードではＩＯＣ（１３）に非
同期モードをセットし、次にコマンドをセットし＃後ニ
テストデータの送受１Ｍ ｋルーフバック方式でチェッ
クする。同期モードでは非同期モードと同様の手順に従
うが、同期モードセット時に同期キャラクタもセットし
ておく。
エラーフラグレジスタテスト（２７）はエラーフラグレ
ジスタの内容が正しく Ｒｅａｄ／ｖＶｒｉｔｅ 出
来ることｔｉ認するものでＩ１０ボートを読み出しステ
ータス（正常／異常）を取り出すと共に、そのボートに
対し指定データを舊き込み、その後読み出した結果が一
致することを確認する。
ジスタの内容が正しく Ｒｅａｄ／ｖＶｒｉｔｅ 出
来ることｔｉ認するものでＩ１０ボートを読み出しステ
ータス（正常／異常）を取り出すと共に、そのボートに
対し指定データを舊き込み、その後読み出した結果が一
致することを確認する。
Ｉ１０アドレス設定テスト（２８）はＩ１０アドレスが
正しく設定されていること？確認するもので、Ｉ１０ボ
ートアドレスにテストデータを蒼き込み、その後読み出
した結果が一致することを確認する。
正しく設定されていること？確認するもので、Ｉ１０ボ
ートアドレスにテストデータを蒼き込み、その後読み出
した結果が一致することを確認する。
更に異なるＩ１０アドレスに対しＲｅ ａｄ／ Ｗｒ
ｉ ｔ ｅが不可能であることを確認する。
ｉ ｔ ｅが不可能であることを確認する。
半自動モードでの試験項目については手動モードの試験
項目とほぼ同じであるが、テストデータをＲＯＭ ＋９
）に内蔵して、オペレータの介入をできるだけ少なくす
るようにプログラムされている。
項目とほぼ同じであるが、テストデータをＲＯＭ ＋９
）に内蔵して、オペレータの介入をできるだけ少なくす
るようにプログラムされている。
自動モードにおいてはテストデータを入出力ターミナル
（ｌのからＲＡＭ ＋８１に一括して入力し、試験を開
始するとＲＡＭ ＋８１から情報を取り出しオペレータ
の介入無しで実行できるようになる。
（ｌのからＲＡＭ ＋８１に一括して入力し、試験を開
始するとＲＡＭ ＋８１から情報を取り出しオペレータ
の介入無しで実行できるようになる。
各テストが正常に終了した場合はＣＲＴ （１０）にそ
の旨のメツセージを表示し、正常に終了しなかった場合
はエラーが発生したＬＳＩ、カウンタ、カウント値、通
信データ、ステータス、Ｉ１０アドレスループ回数等を
表示する。又、手動モードの場合はステップ（２９）
Ｋ示すとおり入出力ターミナル（１０）からｒＥＮＩ）
Ｊの入力で終了となるが、半自動モード又は自動モード
の場合はそのまま終了する。
の旨のメツセージを表示し、正常に終了しなかった場合
はエラーが発生したＬＳＩ、カウンタ、カウント値、通
信データ、ステータス、Ｉ１０アドレスループ回数等を
表示する。又、手動モードの場合はステップ（２９）
Ｋ示すとおり入出力ターミナル（１０）からｒＥＮＩ）
Ｊの入力で終了となるが、半自動モード又は自動モード
の場合はそのまま終了する。
また上記手動モードはカードの開発用に、半自動モード
は生産ライン用に、自動モードは連続運転用に主として
用いられる。
は生産ライン用に、自動モードは連続運転用に主として
用いられる。
なお上記実施例では通信Ｉ／Ｆカードの試験について説
明したが、マイクロコンピュータのＣＰＵカードにはＰ
ＩＴ 、 ＰＩＣ、ＩＯＣが標準で搭載されておジ、こ
の発ｄ月はこのよりなＣＰＵカードのハードウェア試験
にも同様に実施できる。
明したが、マイクロコンピュータのＣＰＵカードにはＰ
ＩＴ 、 ＰＩＣ、ＩＯＣが標準で搭載されておジ、こ
の発ｄ月はこのよりなＣＰＵカードのハードウェア試験
にも同様に実施できる。
この発明は以上説明したとおジ試験項目をプログラム化
および試験内容をモード化してオペレータと対話形式に
より試験データを入力しカードの試験を自動的に行なう
ことができるので、カードの信頼性が向上し、試験時間
の短縮化、オペレータの誤操作防止ができ、さらに開発
用、生産ライン用、連続運転用などのテストの各用途に
適した試験を実施できる。
および試験内容をモード化してオペレータと対話形式に
より試験データを入力しカードの試験を自動的に行なう
ことができるので、カードの信頼性が向上し、試験時間
の短縮化、オペレータの誤操作防止ができ、さらに開発
用、生産ライン用、連続運転用などのテストの各用途に
適した試験を実施できる。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示す装置の動作を示すフローチャート図、第
３図は従来の装置１％−示すブロック図である。 （１）は被試験用の通信ｆ／Ｆ′カード、（２）はルー
プバックケーブル、（４）はＣＰＵ、 ＋５１は割り込
みコントローラ、（６）はタイマコントローラ、（７）
はＩＯＣ、＋８１は礎、Ｍ、＋９１はＲＬ）Ｍ、（ｌＯ
）は入出力ターミナル、（１１）はＰＩＴ 、 （１
２）はＰＩＣ，（１３）はＩＯＣ、（１４）は試験装置
本体、（２１）〜（２９）は各ステップを示す。 なお、各図中同一符号は同−又は相当部分を示す。
は第１図に示す装置の動作を示すフローチャート図、第
３図は従来の装置１％−示すブロック図である。 （１）は被試験用の通信ｆ／Ｆ′カード、（２）はルー
プバックケーブル、（４）はＣＰＵ、 ＋５１は割り込
みコントローラ、（６）はタイマコントローラ、（７）
はＩＯＣ、＋８１は礎、Ｍ、＋９１はＲＬ）Ｍ、（ｌＯ
）は入出力ターミナル、（１１）はＰＩＴ 、 （１
２）はＰＩＣ，（１３）はＩＯＣ、（１４）は試験装置
本体、（２１）〜（２９）は各ステップを示す。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 試験の実行制御を行なう中央処理装置、試験のプログラ
ム及び試験に必要なデータを記憶する記憶装置、試験の
為の情報をオペレータが入力する入力装置、試験結果を
出力する出力装置を有し、試験の対象となる通信インタ
ーフェース・カードに対し各種の試験を実行する通信イ
ンタフェース・カード試験装置において、 上記入力装置からオペレータが所望のテストモード及び
当該テストモードによる試験の実行を開始するために必
要な各種のテスト情報を入力する手段、 各種のテストモードについて当該テストモードに従って
試験を実行するためのテストプログラムを上記記憶装置
にあらかじめ格納しておき、上記入力装置からオペレー
タが入力したテストモードに対応するテストプログラム
を読み出してこれを実行する手段、 テストプログラムの実行に際しては、上記出力装置と上
記入力装置とを介してオペレータと対話形式でインタフ
ェースし、試験結果及びオペレータが次に入力すべき各
種のテスト情報を上記出力装置に出力する手段、 を備えたことを特徴とする通信インタフェース・カード
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213768A JPS6272046A (ja) | 1985-09-25 | 1985-09-25 | 通信インタフエ−ス・カ−ド試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213768A JPS6272046A (ja) | 1985-09-25 | 1985-09-25 | 通信インタフエ−ス・カ−ド試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272046A true JPS6272046A (ja) | 1987-04-02 |
Family
ID=16644708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213768A Pending JPS6272046A (ja) | 1985-09-25 | 1985-09-25 | 通信インタフエ−ス・カ−ド試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210453A (ja) * | 1988-06-29 | 1990-01-16 | Fujitsu Ltd | 入出力装置の試験装置 |
-
1985
- 1985-09-25 JP JP60213768A patent/JPS6272046A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210453A (ja) * | 1988-06-29 | 1990-01-16 | Fujitsu Ltd | 入出力装置の試験装置 |
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