JPS61290585A

JPS61290585A - Ｉｃメモリカ−ド単体試験装置

Info

Publication number: JPS61290585A
Application number: JP60133337A
Authority: JP
Inventors: Takuma Hara; 卓磨原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-06-19
Filing date: 1985-06-19
Publication date: 1986-12-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はダイナミックＩＣメモリやメタティックＩＣ
メモリ等のＲＡＭ、及びＲＯＭ等の各種メモリ・カード
単体としてのハードウェア性能を試験する試験装置に関
するものである。

〔従来の技術〕

従来この種の装置として第４図に示すものがあった。図
において（１）は中央制御装置（以下ＣＰＵと略記する
）、（２）は割込みコントロー？、（３）はタイマコン
トローラ、（４）は入出力制御装置（以下ｒｏｃと略記
する）、（５）はＲＡＭ、　　（６）はＲＯＭ、（７）
は表示装置（以下ＣＲＴと略記する）及びキーボード（
以下ル１と略記する）を含む入出力ターミナル、（８）
はＲＡＭ　、　　（９）はＲＯＭ、（１０）は被試験用
のメモリ・カードである。ＲＡＭ　（８）、ＲＯＭ（９
）　ＦｉｃＰＵボード外に設けられ、必要な場合、ＣＰ
Ｕ　（１）はシステム・パスを介してＲＡＭ（８）、Ｒ
ＯＭ（９）にアクセスできるとする。

試験を実施するメモリ・カード（１ｏ）をシステム・パ
スに接続し、システムリセット後、入出力ターミナル（
７）からの信号入力によってＲＯＭ　（６）　Ｋ格納さ
れている（　ＲＯＭ　（９）に格納されている場合４、
ある）試験用プログラムが読出されて試験が実行される
。

第５図は試験を実行するプログラムステップを示す流れ
図で（２１）〜（３２）は各ステップを示す。

入出力ターミナル（７）から、テスト名、及びテスト・
データ（テスト開始アドレス、テスト回数等）を入力す
る（ステップ（２１））、ステップ（２２）のＷｒｉｔ
ｅ／Ｒｅａｄテストではたとえば、６項目のテストがあ
り、原ＷＳＥＡＲ，ＣＨＥＣＫＥＲ，ＭＡＳＥＴ。

ＭＡＲＣＨＩＮＧ、　ＷＡＬＫＩＮＧ、及びＧＡＬＬＯ
Ｐ　Ｉ　ＮＧとよばれているが、これらのテストでは８
ビツトの所定のビットパタンを指定されたアドレス位置
に書込み、後にこれを読出して上記所定のビットバタン
に合致しているか否かを検査する。

先頭番地テス）　（２３）では設定された先頭アドレス
位置ＶＣＷｒｉｔｅ／Ｒｅａｄが可能であること、及び
先頭アドレスから数値１を減じたアドレス位置にＷｒｉ
ｔｅ／Ｒｅａｄが不可能であることをチェックする。

メモリ・ガード・エラー・テスト（２４）では書込みを
禁止されている（　ＲＯＭ化設定されている）アドレス
位置でＷｒｉｔｅが不可能であることをチェックする。

エラー・フラグ・レジスタ・テスト（２５）では、設定
されたエラー・フラグ・レジスタのＩ／Ｃ）　（入出力
装置）アドレスにＷｒｉｔｅ／Ｒｅａｄ可能であること
と、バッテリー電源異常により、エラー・フラグ・レジ
スタにエラー・フラグが設定されることをテストする。

バッテリー・バックアップ・テスト（２６）では、オペ
レータが電源断を手動で行い、その後復帰させて、メモ
リ・カード（１ｏ）内のＲＡＭの内容が破壊されてない
ことをチェックする。

各テストが正常に終了した場合はＣＲＴＩＣ何の表示も
されないが、異常終了の場合はエラー・アドレスやルー
プ回数、エラー・データがＣＲＴ　Ｋ表示される。Ｋ／
Ｂから＠ＥＮＤ　’を入力するとテストを終る。

〔廃明が解決しようとする問題点〕

従来の試験装置は以上のように構成されているので、エ
ラー・フラグ・レジスタ・テスト（２５）やバッテリー
・パックアップテス）　（２６）等の場合にはオペレー
タの介入が必要であシ、連続試験を行うためにはたえず
オペレータが監視している必要があり、かつテスト機能
が不十分であるなどの問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、テスト実行時のオペレータの介入を必要とせ
ず、かつ、試験の信頼性を向上させる試験装置を得るこ
とを目的としている。

〔問題点を解決するための手段〕

この発明の試験装置では、試験の自動化に必要なハード
ウェアを追加組み込み、テスト項目を増設し、用途（す
なわち開発の為の試験であるか、生産ライン用の試験で
あるか、連続試験であるか等の用途）Ｋ応じて試験手順
を選択できるようＫした。

〔作用〕

この発明では試験用の補助ハードウェアにより試験の自
動化を実現することができ、オペレータの操作ミスの発
生が防止され、試験に要する時間が短縮される。

〔実施例〕

以下この発−〇実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、第１
図において第４図と同一符号は同−又は相当部分を示し
、（１１）は高速入出力カード、（１２）は電源コント
ローラ、（１３）はＲＡＭ、　　（１４）はＲＯＭであ
る。ＲＡＭ　（１３）は第４図のＲＡＭ　（５）、ＲＡ
Ｍ　（８）を併合したものに相当し、ＲＯＭ（１４）は
第４図のＲＯＭ（６）　、ＲＯＭ　（ｇ）を併合したも
のに相当する。

第２図は第１図の回路の動作を示す流れ図で、第５図と
同一符号は同−又は相当ステップを示し、（４１）〜（
４８）はそれぞれ追加されたプログラムステップである
。

第１図の装置では試験用ハードウェアとして高速入出力
カード（１１）と電源コントローラ（１２）が追加され
、第２図のプログラムステップではテスト・モード入力
（４１）のステップとパリティ・エラー・テスト（４２
）及びクロック・エラー・テスト（４３）のステップが
追加されている。

また、第３図はオペレータの介入を必要とすることなく
、バッテリー・バックアップ・テストを実行するための
流れ図を示し％　　（５１）〜（５９）は各プログラム
ステップである。

以下、第１図の装置の動作について第２図及び第３図を
参照して説明する。第２図において第５図と同一符号の
ステップでは同一動作が行われるので重複した説明は省
略する。

最初に入出力ターミナル（７）からテスト・モードを入
力する（ステップ（４１）　）。この入力によシ手動モ
ード（ステップ（２１）　）　、半自動モード（スｆ　
ｙ　”ｊ　（４４）　）、自動！−）”（ス？ｙプ（４
５）　）　Ｋ別れる。手動モードでの動作は第５図に示
すステップに類似し、ステップ（２１）によりテスト名
を入力して各テストを選択することができる。

半自動モードでの試験項目は手動モードの試験項目とほ
ぼ同じであるが、テスト・データをＲＯＭＫ内蔵して、
オペレータがなるべく介入しなくてもよいようにａ−っ
ている。

自動モードは、テスト・データを入出力ターミナル（７
）から一括して入力し、試験を開始するとオペレータの
介入なしで運転するようにしである。

手動モードは開発用に１半自動モードは生産ライン用に
１自動モ一ド社連続運転用に用いられる。

エラー〇フラグ・レジスタ・テスト（２５）と、バッテ
リ・バックアップ・テスト（１６）とは従来はオペレー
タの介入を必要としたものであるが、第１図の回路では
高速入出力カード（１１）と電源コントローラ（１２）
とを用いて第３図のプログラムに従い自動的に実行する
。

すなわち、ステップ（５１）で指定アドレスに所定のビ
ットパターンを書込み、ステップ（５２）〜（５５）で
電源コントローラ（１２）を介しメモリ・カード（１０
）の電源を断とした後これを復帰し、さきに書込んだビ
ットパターンがそのまま残りているか否かをステップ（
５６）によシチェックし、エラーが発生しておればエラ
ー゛・フラグ・レジスタにエラー・フラグをセットする
（ステップ（５８）　）。

更に１この発明ではＷｒｉｔｅ／Ｒｅａｄテスト（２２
）にＷＯＲＤ　ＡＣＣＥＳＳを加えた。これは指定され
たアドレス間で、偶数バイトを先頭とし又は奇数バイト
を先頭とし、いずれからでも連続２バイトのワードにア
クセスできることをチェックする。

パリティ・エラー・テストでは、電源投入後、リード・
パリティ・エラーの生じることを確認し、Ｗｒｉｔｅ／
Ｒｅａｄ　　アクセスによシ、リード・パリティ・エラ
ーの消えることを確認する。このテストも補助ハードウ
ェアの付加によシオペレータの介入を不要にしている。

クロック・エラー−テスト（４３）はオペレータが発生
させたり四ツクの短絡をＩ１０ポート入力し、所定のデ
ータであ、ることを確認する。このテストはオペレータ
の介入を必要とするので、半自動モード、及び自動そ−
ドでは実行されない。

各々のテストが終るとＣＲＴ上に結果が出力されること
は従来と同様である。手動モードの場合はステップ（４
８）に示すとおり入出力ターミナル（７）から＠ＥＮＤ
’　の入力で終了となるが半自動モード又は自動モード
の場合はそのまま終了となる。

第２図に示す各テストはダイナミックＩＣメモリに対す
るテスト項目であり、スタテックＩＣメモリに対しては
クロック・エラー・テスト（４３）の必要がなく、更に
Ｐ−ＲＯＭ　（ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ　）
に対してはバッテリ・バックアップ・テス）　（２６）
とクロック・エラー・テス）　（４３）の必要がない。

又、デバッグ用ＲＡＭについても同様のテストが可能で
ある。

〔発明の効果〕

以上のようにこの発明によれば、試験実行時にオペレー
タが介入する必要をできるだけ少くするように構成した
ので、試験に必要とする時間を短縮し、オペレータのミ
スを防止する上で効果がある。

なおテスト・モードを選択できるようにしたので試験の
目的に適するテスト・モードを選択することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の回路の動作を示す流れ図、第３図はバッテリ
ー・バックアップ・テストを実行するプログラムステッ
プを示す流れ図、第４図は従来の装置を示すブロック図
、第５図は第４図の装置で試験を実行するプログラムス
テップを示す流れ図。（１）はＣＰＵ　、　　（２）は割込みコントローラ、
（３）はタイマコントローラ、（４）はｒ　ｏ　ｃ　ｓ
　　（７）は入出力ターミナル、（１０）はメモリ・カ
ード、（１１）は高速入出力カード、（１２）は電源コ
ントローラ、　（１３）はＲＡＭ、　　（１４）　はＲ
ＯＭ。尚、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】　試験の実行制御を行う中央処理装置、試験のプログラ
ム及び試験に必要なデータを記憶する記憶装置、試験の
為の情報をオペレータが入力する入力装置、試験結果を
出力する出力装置を有し、試験の対象となるＩＣメモリ
カード単体に対し各種の試験を実行するＩＣメモリカー
ド単体試験装置において、上記入力装置からオペレータがテスト・モードを指定す
る信号を入力する手段、この入力したテスト・モードに応じて当該テスト・モー
ドに属する試験を実行するためのプログラムを読出して
これを実行する手段、上記試験の対象となるＩＣメモリカードに供給する電源
を制御する電源コントローラ、この電源コントローラを制御して上記試験の対象となる
ＩＣメモリカードに供給する電源を所定の時間の間しゃ
断した後に復帰し、上記ＩＣメモリカードの記憶内容が
正常に保たれているか否かを試験する動作をプログラム
制御によって実行する手段を備えたことを特徴とするＩ
Ｃメモリカード単体試験装置。