JPS6271237A - 半導体表面絶縁膜のアニ−ル方法 - Google Patents
半導体表面絶縁膜のアニ−ル方法Info
- Publication number
- JPS6271237A JPS6271237A JP20992785A JP20992785A JPS6271237A JP S6271237 A JPS6271237 A JP S6271237A JP 20992785 A JP20992785 A JP 20992785A JP 20992785 A JP20992785 A JP 20992785A JP S6271237 A JPS6271237 A JP S6271237A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- annealing
- semiconductor surface
- silicon oxynitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体表面絶縁膜のアニール方法に係シ、特に
シリコン酸窒化膜を形成した後のアニール方法を改良し
た半導体装置の製造方法に関するものである。
シリコン酸窒化膜を形成した後のアニール方法を改良し
た半導体装置の製造方法に関するものである。
周知の如く、シリコン酸化膜をＮ２あるいは、ＮＨｓＫ
より窒化して得られるシリコン酸窒化膜はシリコン酸化
膜に比してアルカリイオンに対して強い阻止能をもち、
高誘電率である等の優れた特性を有するため、半導体装
置における絶縁膜として広く利用されている。
より窒化して得られるシリコン酸窒化膜はシリコン酸化
膜に比してアルカリイオンに対して強い阻止能をもち、
高誘電率である等の優れた特性を有するため、半導体装
置における絶縁膜として広く利用されている。
ところで、従来、シリコン酸窒化膜を形成するには、シ
リコン基板上に熱酸化膜を形成し、さらに９００Ｃ以上
の高温において１時間程度Ｎ Ｈｓガスによシ窒化する
方式がとられていた。しかしながら、この方法で得られ
た膜を用いてＭＩＳＦＥＴを作成した場合には、相互コ
ンダクタンス（ｇ、）が低下し、実用上問題となってい
た。
リコン基板上に熱酸化膜を形成し、さらに９００Ｃ以上
の高温において１時間程度Ｎ Ｈｓガスによシ窒化する
方式がとられていた。しかしながら、この方法で得られ
た膜を用いてＭＩＳＦＥＴを作成した場合には、相互コ
ンダクタンス（ｇ、）が低下し、実用上問題となってい
た。
なお、この種の半導体装置として関連するものには、例
えば特開昭５５−１１３３３５．％開昭５６−３３８１
９等が挙げられる。
えば特開昭５５−１１３３３５．％開昭５６−３３８１
９等が挙げられる。
本発明の目的は、ＭＩＳＰＥＴのゲート絶縁膜としてシ
リコン酸窒化膜を用いた場合に生ずるトランスコンダク
タンスの低下を回復させるアニール方法を提供すること
にある。
リコン酸窒化膜を用いた場合に生ずるトランスコンダク
タンスの低下を回復させるアニール方法を提供すること
にある。
上記目的を達成させるだめの本発明の構成は、シリコン
酸窒化膜中に形成された固定電荷、またシリコン酸窒化
膜−シリコン基板間の界面に存在する界面準位を高温Ｈ
雪アニールによシ低減させ、もってＭＩＳＦＥＴのトラ
ンスコンダクタンスの低下を回復させることにある。
酸窒化膜中に形成された固定電荷、またシリコン酸窒化
膜−シリコン基板間の界面に存在する界面準位を高温Ｈ
雪アニールによシ低減させ、もってＭＩＳＦＥＴのトラ
ンスコンダクタンスの低下を回復させることにある。
以下、本発明の一実施例を図面を参照して説明する。本
実施例はｎ−チャネルＭＯ８−ＦＥＴに本発明を適用し
た例である。第１図は通常のＭＯＳ−ＦＥＴ製造プロセ
スにおけるゲート酸化工程前までに形成される断面構造
を示したもので、この後にシリコン酸窒化膜を形成する
。すなわち第１図の構造をもつシリコンラニーハラＨＦ
： Ｈ！ ０＝１：１０のエッチ液で６０秒間エッチ
し、純水でエッチ液を除去した後酸化を行う。熱酸化は
１０００Ｃの温度で、流入ガスは０鵞 ：Ｎｒ＝１：１
の条件で２５分間行い、約２１ｎｍの熱酸化膜を形成す
る。続いてＨＦ ： Ｈｚ Ｏ＝１ ： ９９のエッチ
液で熱酸化膜を２０秒間エッチし、純水でエッチ液を除
去した後ただちに拡散炉に挿入して熱窒化を行う。熱窒
化は９５０Ｃの温度で、流入ガスはＮ Ｈｓ ＝ ３１
／ 順の条件で６０分間行い２０ｒ！ｍのシリコン酸
窒化膜を形成しゲート絶縁膜とする。しかる後に、通常
のＭＯＳ−ＦＥＴの場合と全く同じプロセスによシ多結
晶シリコン電極。
実施例はｎ−チャネルＭＯ８−ＦＥＴに本発明を適用し
た例である。第１図は通常のＭＯＳ−ＦＥＴ製造プロセ
スにおけるゲート酸化工程前までに形成される断面構造
を示したもので、この後にシリコン酸窒化膜を形成する
。すなわち第１図の構造をもつシリコンラニーハラＨＦ
： Ｈ！ ０＝１：１０のエッチ液で６０秒間エッチ
し、純水でエッチ液を除去した後酸化を行う。熱酸化は
１０００Ｃの温度で、流入ガスは０鵞 ：Ｎｒ＝１：１
の条件で２５分間行い、約２１ｎｍの熱酸化膜を形成す
る。続いてＨＦ ： Ｈｚ Ｏ＝１ ： ９９のエッチ
液で熱酸化膜を２０秒間エッチし、純水でエッチ液を除
去した後ただちに拡散炉に挿入して熱窒化を行う。熱窒
化は９５０Ｃの温度で、流入ガスはＮ Ｈｓ ＝ ３１
／ 順の条件で６０分間行い２０ｒ！ｍのシリコン酸
窒化膜を形成しゲート絶縁膜とする。しかる後に、通常
のＭＯＳ−ＦＥＴの場合と全く同じプロセスによシ多結
晶シリコン電極。
ソース、ドレイン拡散層を形成し、層間絶縁膜を堆積し
て第２図の構造を得る。しかる後に本発明の要となる高
温Ｈ！アニールを９５００の温度で２０分間行い、その
後Ａｔ配線を施せば第３図に示す断面構造を有するＭＩ
Ｓ−ＦＥＴ素子が形成される。
て第２図の構造を得る。しかる後に本発明の要となる高
温Ｈ！アニールを９５００の温度で２０分間行い、その
後Ａｔ配線を施せば第３図に示す断面構造を有するＭＩ
Ｓ−ＦＥＴ素子が形成される。
このような方法によシ形成されたＭＩＳ−ＦＥＴのトラ
ンスコンダクタンスは第４図に示す如く、高温Ｈ３アニ
ールを加えないデバイスに比べて約１．５倍となる。ま
た４５００程度の低温Ｈｚアニールではトランスコンダ
クタンス値の回復にほとんど寄与しないことがわかる。
ンスコンダクタンスは第４図に示す如く、高温Ｈ３アニ
ールを加えないデバイスに比べて約１．５倍となる。ま
た４５００程度の低温Ｈｚアニールではトランスコンダ
クタンス値の回復にほとんど寄与しないことがわかる。
これはシリコン酸窒化膜の持つ耐拡散性によシ、十分な
水素が絶縁膜−シリコン基板界面に到達しないためと考
えられる。
水素が絶縁膜−シリコン基板界面に到達しないためと考
えられる。
ζこで、第４図の測定に供した素子は、実効チャネル長
１．０μｍ１実効チャネル幅９．１μｍであシ、ドレイ
ン電圧０．ＩＶ、基板電圧−３，Ｏｖとしたものである
。
１．０μｍ１実効チャネル幅９．１μｍであシ、ドレイ
ン電圧０．ＩＶ、基板電圧−３，Ｏｖとしたものである
。
以上のように本発明によれば、シリコン酸窒化膜形成に
よるトランスコンダクタンスの低下が回復でき、もって
シリコン基板上にシリコン酸窒化膜を形成した構造を持
つデバイスを経済的かつ量産性よく形成し得る半導体装
置の製造方法を提供できる。
よるトランスコンダクタンスの低下が回復でき、もって
シリコン基板上にシリコン酸窒化膜を形成した構造を持
つデバイスを経済的かつ量産性よく形成し得る半導体装
置の製造方法を提供できる。
第１図、第２図および第３図は本発明の半導体装置の製
造工程を示す断面図、第４図は本発明の効果を示す図で
ある。 １・・・シリコン酸化膜、２・・・ｐ形シリコン基板、
３・・・シリコン酸窒化膜、４・・・多結晶シリコン篭
筒、５・・・高濃度ヒ素拡散層、６・・・リンガラス層
、７・・・Ａｔ配線。
造工程を示す断面図、第４図は本発明の効果を示す図で
ある。 １・・・シリコン酸化膜、２・・・ｐ形シリコン基板、
３・・・シリコン酸窒化膜、４・・・多結晶シリコン篭
筒、５・・・高濃度ヒ素拡散層、６・・・リンガラス層
、７・・・Ａｔ配線。
Claims (1)
- １、シリコン酸化膜をＮ＿２またはＮＨ＿３ガスにより
熱窒化させて膜厚が均質なシリコン酸窒化膜を得る半導
体表面絶縁膜の形成方法において、シリコン酸窒化膜形
成プロセスの後に８００℃以上の温度でＨ＿２アニール
を施すことを特徴とする半導体表面絶縁膜のアニール方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20992785A JPS6271237A (ja) | 1985-09-25 | 1985-09-25 | 半導体表面絶縁膜のアニ−ル方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20992785A JPS6271237A (ja) | 1985-09-25 | 1985-09-25 | 半導体表面絶縁膜のアニ−ル方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271237A true JPS6271237A (ja) | 1987-04-01 |
Family
ID=16580962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20992785A Pending JPS6271237A (ja) | 1985-09-25 | 1985-09-25 | 半導体表面絶縁膜のアニ−ル方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5492845A (en) * | 1993-01-18 | 1996-02-20 | Shin-Etsu Handotai Co., Ltd. | Method of producing MOS devices |
-
1985
- 1985-09-25 JP JP20992785A patent/JPS6271237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5492845A (en) * | 1993-01-18 | 1996-02-20 | Shin-Etsu Handotai Co., Ltd. | Method of producing MOS devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0205613B1 (en) | A process for forming nitrided silicon dioxide layers for semiconductor integrated circuits | |
| US4271582A (en) | Process for producing a semiconductor device | |
| JPS6242385B2 (ja) | ||
| JP3295178B2 (ja) | 半導体装置の製造方法 | |
| JPS6271237A (ja) | 半導体表面絶縁膜のアニ−ル方法 | |
| JP2889295B2 (ja) | 半導体装置及びその製造方法 | |
| JP3247242B2 (ja) | 半導体装置の製造方法 | |
| KR100615121B1 (ko) | 반도체 장치 제조 방법 | |
| JP3338915B2 (ja) | 半導体装置の製造方法 | |
| JPH07193059A (ja) | 半導体装置の製造方法 | |
| JPS6228591B2 (ja) | ||
| JPH02135759A (ja) | 半導体装置およびその製造方法 | |
| KR100358128B1 (ko) | 게이트전극형성방법 | |
| JP2685493B2 (ja) | 半導体装置の製造方法 | |
| JPH03165066A (ja) | 多結晶シリコン薄膜トランジスタ及びその製造方法 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JPS62122222A (ja) | 半導体装置 | |
| KR0138125B1 (ko) | 트랜지스터의 게이트 유전막 형성 방법 | |
| JPS61129872A (ja) | 半導体装置の製造方法 | |
| JPH0379864B2 (ja) | ||
| KR0140810B1 (ko) | 모스 트랜지스터 제조 방법 | |
| JP3270187B2 (ja) | 半導体集積回路装置における素子分離膜の形成方法 | |
| JPH0296377A (ja) | 半導体装置の製造方法 | |
| JPH03278576A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH0578193B2 (ja) |