JPS6266715A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
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- JPS6266715A JPS6266715A JP20801085A JP20801085A JPS6266715A JP S6266715 A JPS6266715 A JP S6266715A JP 20801085 A JP20801085 A JP 20801085A JP 20801085 A JP20801085 A JP 20801085A JP S6266715 A JPS6266715 A JP S6266715A
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- inverter
- field effect
- gate
- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はチョッパ型比較器に関し、特に高分解能高速
動作を維持しつつ消費電力を低減することができるチョ
ッパ型比較器に関する。
動作を維持しつつ消費電力を低減することができるチョ
ッパ型比較器に関する。
［従来の技術］
第１図は従来のチョッパ型比較器の構成の一例を示す接
続図である。まず、このチョッパ型比較器の構成につい
て説明する。第１図において、入力端子１はトランスミ
ッションゲート３を介してカップリングコンデンサ５の
一方電極に接続され、入力端子２はトランスミッション
ゲート４な介してカップリングコンデンサ５の一方電極
に接続される。入力端子１に被比較電圧■、。が与えら
れ、入力端子２に比較基準電圧Ｖ、εｒが与えられる。
続図である。まず、このチョッパ型比較器の構成につい
て説明する。第１図において、入力端子１はトランスミ
ッションゲート３を介してカップリングコンデンサ５の
一方電極に接続され、入力端子２はトランスミッション
ゲート４な介してカップリングコンデンサ５の一方電極
に接続される。入力端子１に被比較電圧■、。が与えら
れ、入力端子２に比較基準電圧Ｖ、εｒが与えられる。
トランスミッションゲート３はゲート端子１４を有する
ｎチャネルＭＯＳトランジスタとゲート端子１５を有す
るｐチャネルＭＯ８ｌ−ランジスタの並列接続体から構
成される。ゲート端子１４．１５にはそれぞれ重なり合
わないクロック信号φ。
ｎチャネルＭＯＳトランジスタとゲート端子１５を有す
るｐチャネルＭＯ８ｌ−ランジスタの並列接続体から構
成される。ゲート端子１４．１５にはそれぞれ重なり合
わないクロック信号φ。
φが与えられる。トランスミッションゲート４は、その
ゲート端子１６にクロック信号φを受けるｐチ１７ネル
〜１０Ｓトランシタと、そのゲート端子１７にクロック
信号φを受けるｎチャネルＭＯＳトランジスタの並列接
続体により構成される。トランスミッションゲート３．
４はこのクロック信号φ、φによりそのオン、オフ動作
が制御され、トランスミッションゲート３とトランスミ
ッションゲート４とは相踊的にオン、／オフ動作する。
ゲート端子１６にクロック信号φを受けるｐチ１７ネル
〜１０Ｓトランシタと、そのゲート端子１７にクロック
信号φを受けるｎチャネルＭＯＳトランジスタの並列接
続体により構成される。トランスミッションゲート３．
４はこのクロック信号φ、φによりそのオン、オフ動作
が制御され、トランスミッションゲート３とトランスミ
ッションゲート４とは相踊的にオン、／オフ動作する。
カップリングコンデンサ５の他方電極は接続点Ｎ１を介
してＣＭ ＯＳインバータ６の入力部とトランスミッシ
ョンゲート７の一方端子に接続される。、ＣＭＯＳイン
バータ６はｐチャネルＭＯ３電界効果トランジスタ６１
とｎチャネルＭＯ８′ＦＭ界効果トランジスタ６２とか
ら構成される。ｐチャネルＭＯ８′ｉＦｉ界効果トラン
ジスタ６１の一方電極は電圧ＶｏｏのＮ源端子１３に接
続され、その他方電極はｎチャネルＭＯ３ｉＩ界効果ト
ランジスタ６２の一方電極に接続される。ｎチャネルＭ
Ｏ８ｍ界効果トランジスタ６２の他方電極は接地される
。トランスミッションゲート７は、そのゲート端子１８
にクロック信号φを受けるｎチャネルＭＯＳトランジス
タと、そのゲート端子１９にクロック信号φを受けるｎ
チャネルＭＯＳトランジスタの並列接続体から構成され
る。トランスミッションゲート７はこのクロック信号φ
、φによりそのオン。
してＣＭ ＯＳインバータ６の入力部とトランスミッシ
ョンゲート７の一方端子に接続される。、ＣＭＯＳイン
バータ６はｐチャネルＭＯ３電界効果トランジスタ６１
とｎチャネルＭＯ８′ＦＭ界効果トランジスタ６２とか
ら構成される。ｐチャネルＭＯ８′ｉＦｉ界効果トラン
ジスタ６１の一方電極は電圧ＶｏｏのＮ源端子１３に接
続され、その他方電極はｎチャネルＭＯ３ｉＩ界効果ト
ランジスタ６２の一方電極に接続される。ｎチャネルＭ
Ｏ８ｍ界効果トランジスタ６２の他方電極は接地される
。トランスミッションゲート７は、そのゲート端子１８
にクロック信号φを受けるｎチャネルＭＯＳトランジス
タと、そのゲート端子１９にクロック信号φを受けるｎ
チャネルＭＯＳトランジスタの並列接続体から構成され
る。トランスミッションゲート７はこのクロック信号φ
、φによりそのオン。
オフが制御され、トランスミッションゲート７はトラン
スミッションゲート３と相補的にオン、オフする。ＣＭ
ＯＳインバータ６の出力側およびトランスミッションゲ
ート７の出力側はともにカップリングコンデンサ８の一
方電極に接続される。
スミッションゲート３と相補的にオン、オフする。ＣＭ
ＯＳインバータ６の出力側およびトランスミッションゲ
ート７の出力側はともにカップリングコンデンサ８の一
方電極に接続される。
カップリングコンデンサ８の他方電極は接続点Ｎ２を介
してＣＭＯＳインバータ９の入力側およびトランスミッ
ションゲート１０の入力側に接続される。ＣＭＯＳイン
バータ９はｐチャネルＭＯ３電界効果トランジスタ９１
とｎチャネルＭＯ３ｉｉ界効果トランジスタ９２とから
構成される。ｐチャネルＭＯ３電界効果トランジスタ９
１の一方電極は電圧Ｖｏｏの電源端子１３に接続され、
その他方電極はｎチャネルＭＯ８電界効果トランジスタ
９２の一方電極に接続される。ｎチャネル電界効果トラ
ンジスタ９２の他方電極は接地される。
してＣＭＯＳインバータ９の入力側およびトランスミッ
ションゲート１０の入力側に接続される。ＣＭＯＳイン
バータ９はｐチャネルＭＯ３電界効果トランジスタ９１
とｎチャネルＭＯ３ｉｉ界効果トランジスタ９２とから
構成される。ｐチャネルＭＯ３電界効果トランジスタ９
１の一方電極は電圧Ｖｏｏの電源端子１３に接続され、
その他方電極はｎチャネルＭＯ８電界効果トランジスタ
９２の一方電極に接続される。ｎチャネル電界効果トラ
ンジスタ９２の他方電極は接地される。
トランスミッションゲート１０は、そのゲート端子２０
にクロック信号φを受けるｎチャネルＭＯＳトランジス
タと、そのゲート端子２１にクロック信号φを受けるｎ
チャネルＭＯ３）−ランジスタの並列接続体から構成さ
れる。トランスミッションゲート１０はこのクロック信
号φ、φよりそのオン、オフが制御される。このトラン
スミッションゲート１０は、トランスミッションゲート
３と相補的にオン、オフする。ＣＭＯＳインバータ９お
よびトランスミッションゲート１０の出力側はＣＭＯＳ
インバータ１１の入力側に接続される。
にクロック信号φを受けるｎチャネルＭＯＳトランジス
タと、そのゲート端子２１にクロック信号φを受けるｎ
チャネルＭＯ３）−ランジスタの並列接続体から構成さ
れる。トランスミッションゲート１０はこのクロック信
号φ、φよりそのオン、オフが制御される。このトラン
スミッションゲート１０は、トランスミッションゲート
３と相補的にオン、オフする。ＣＭＯＳインバータ９お
よびトランスミッションゲート１０の出力側はＣＭＯＳ
インバータ１１の入力側に接続される。
ＣＭ ＯＳインバータ１１はｐチャネルＭＯ３Ｔ界効果
トランジスタ１１１と０チャネルＭＯ８電界効果トラン
ジスタ１１２とから構成される。ｐチャネルＭＯ８電界
効果トランジスタ１１１の一方電極は電圧Ｖｌ）Ｏの電
源端子１３に接続され、その他方電極はｎチャネルＭＯ
３Ｉ界効果トランジスタ１１２の一方電極に接続される
。ｎチャネルＭＯ８Ｍ界効果トランジスタ１１２の他方
電極は接地される。ＣＭＯＳインバータ１１はその出力
部が出力端子１２に接続され、出力電圧ｖｏｕｔを出力
する。
トランジスタ１１１と０チャネルＭＯ８電界効果トラン
ジスタ１１２とから構成される。ｐチャネルＭＯ８電界
効果トランジスタ１１１の一方電極は電圧Ｖｌ）Ｏの電
源端子１３に接続され、その他方電極はｎチャネルＭＯ
３Ｉ界効果トランジスタ１１２の一方電極に接続される
。ｎチャネルＭＯ８Ｍ界効果トランジスタ１１２の他方
電極は接地される。ＣＭＯＳインバータ１１はその出力
部が出力端子１２に接続され、出力電圧ｖｏｕｔを出力
する。
第２図は第１図に示される０ＭＳインバータ６゜９．１
１の入出力伝達特性を示す図であり、横軸は入力電圧、
縦軸は出力電圧を示す。実線αがその特性曲線である。
１の入出力伝達特性を示す図であり、横軸は入力電圧、
縦軸は出力電圧を示す。実線αがその特性曲線である。
以下、第１図、第２図を参照して、ＣＭＯＳインバータ
の動作について説明する。ここで、説明の便宜上、第１
図のＣＭＯＳインバータ６を一例としてその動作につい
て説明する。入力１圧がＯＶのときは、Ｃ〜＋０５イン
バータ６を構成するｐチャネルＭＯ３電界効果トランジ
スタ６１はオン状態となり、接地側のｎチャネルＭ Ｏ
Ｓ 電界効果トランジスタ６２はオフ状態となる。した
がってこのときＣＭＯＳインバータ６の出力電圧は電源
端子１３を介して与えられる電圧Ｖｏｏとなる。入力電
圧がＶｏｏのときは、ｐチャネルＭＯ８亀界効果トラン
ジスタ６］がオフ状態、ｎチャネルＭＯ３電界効果トラ
ンジスタ６２がオン状態となるので、ＣＭＯＳインバー
タ６の出力電圧はＯｖとなる。トランスミッションゲー
ト７がオン状態のときには、ＣＭ ＯＳインバータ６の
出力かての入力側に帰還されるので、ＣＭＯＳインバー
タ６の入力電圧と出力電圧とが互いに等しくなる点、す
なわち第２図の入力電圧○の点から横軸に対し４５′の
角Ｉ箋の線と特性極性との交点（すなりらｂ一点）で平
衡し、入力電圧および出力電圧はともにｙｂａ＋ とな
る。この動作はＣＭＯＳインバータ７に６いても同様で
ある。
の動作について説明する。ここで、説明の便宜上、第１
図のＣＭＯＳインバータ６を一例としてその動作につい
て説明する。入力１圧がＯＶのときは、Ｃ〜＋０５イン
バータ６を構成するｐチャネルＭＯ３電界効果トランジ
スタ６１はオン状態となり、接地側のｎチャネルＭ Ｏ
Ｓ 電界効果トランジスタ６２はオフ状態となる。した
がってこのときＣＭＯＳインバータ６の出力電圧は電源
端子１３を介して与えられる電圧Ｖｏｏとなる。入力電
圧がＶｏｏのときは、ｐチャネルＭＯ８亀界効果トラン
ジスタ６］がオフ状態、ｎチャネルＭＯ３電界効果トラ
ンジスタ６２がオン状態となるので、ＣＭＯＳインバー
タ６の出力電圧はＯｖとなる。トランスミッションゲー
ト７がオン状態のときには、ＣＭ ＯＳインバータ６の
出力かての入力側に帰還されるので、ＣＭＯＳインバー
タ６の入力電圧と出力電圧とが互いに等しくなる点、す
なわち第２図の入力電圧○の点から横軸に対し４５′の
角Ｉ箋の線と特性極性との交点（すなりらｂ一点）で平
衡し、入力電圧および出力電圧はともにｙｂａ＋ とな
る。この動作はＣＭＯＳインバータ７に６いても同様で
ある。
次に、第１図に示されるチョッパ型比較器の動作につい
て説明する。クロック信号φが＋１ ＨＩＩレベルにあ
る間は、トランスミッションゲート７゜１０がともにオ
ン状態となり、接続点Ｎ１．Ｎ２の電圧は第２図に示さ
れるＶｂａｌ となる。この期間においては、トランス
ミッションゲート・４もオン状態となり、カンブリング
コンデンサ５の両端にはＶｌ″ｅｆとＶｂａｌの電圧が
加わり、カップリングコンデンサ８の両端には、ＣＭＯ
Ｓインバータ６のＶｂａｌ とＣＭＯＳインバータ９の
Ｖｂａｌがカロわる。次にクロック信号φが“Ｌ ”レ
ベルにある期間は、トランスミッションゲート３のみが
オン状態となり、被比較電圧Ｖｉｎがカップリングコン
デンサ５の一方電極にトランスミッションゲート３を介
して与えられる。したがって接続点Ｎ１の電位は浮遊容
量等を無視すると（■１ｎ−Ｖｒｅｒ ）だけＣＭＯＳ
インバータ６のバイアス値Ｖｂａｌがら変化する。
て説明する。クロック信号φが＋１ ＨＩＩレベルにあ
る間は、トランスミッションゲート７゜１０がともにオ
ン状態となり、接続点Ｎ１．Ｎ２の電圧は第２図に示さ
れるＶｂａｌ となる。この期間においては、トランス
ミッションゲート・４もオン状態となり、カンブリング
コンデンサ５の両端にはＶｌ″ｅｆとＶｂａｌの電圧が
加わり、カップリングコンデンサ８の両端には、ＣＭＯ
Ｓインバータ６のＶｂａｌ とＣＭＯＳインバータ９の
Ｖｂａｌがカロわる。次にクロック信号φが“Ｌ ”レ
ベルにある期間は、トランスミッションゲート３のみが
オン状態となり、被比較電圧Ｖｉｎがカップリングコン
デンサ５の一方電極にトランスミッションゲート３を介
して与えられる。したがって接続点Ｎ１の電位は浮遊容
量等を無視すると（■１ｎ−Ｖｒｅｒ ）だけＣＭＯＳ
インバータ６のバイアス値Ｖｂａｌがら変化する。
第２図から明らかなように、ｂ′点の近傍においては、
入力電圧の微小な変化が出力電圧の比較的大きな変化を
引き起こし、この変化がカップリングコンデンサ８を介
してＣＭＯＳインバータ９に与えられ、そのＣＭＯＳイ
ンバータ９の出力電圧はＣＭＯＳインバータ９のバイア
ス１直Ｖｂａｌがら大きく変化する。この変化は、ＣＭ
ＯＳインバータ１１てさらに拡大されるので、 となり、第１図に示される回路が比較器として動作する
。
入力電圧の微小な変化が出力電圧の比較的大きな変化を
引き起こし、この変化がカップリングコンデンサ８を介
してＣＭＯＳインバータ９に与えられ、そのＣＭＯＳイ
ンバータ９の出力電圧はＣＭＯＳインバータ９のバイア
ス１直Ｖｂａｌがら大きく変化する。この変化は、ＣＭ
ＯＳインバータ１１てさらに拡大されるので、 となり、第１図に示される回路が比較器として動作する
。
［発明が解決しようとする問題点］
以上のように、チョッパ型比較器はＣ〜１０Ｓインバー
タの入出力端をトランスファゲートで接続しているため
、トランスファゲートがオン状態のときには、ＣＭＯＳ
インバータに貫通電流が流れる。したがって従来の装置
においては、高速動作のためにＣＭ ＯＳインバータ６
．９．１１のゲート長を短くすると、この貫通電流のた
め消費電力が大きくなり、一方、ゲート長を長くすると
消費電力は少なくなり、ゲインは得られるが高速動作が
達成できないという問題点があった。
タの入出力端をトランスファゲートで接続しているため
、トランスファゲートがオン状態のときには、ＣＭＯＳ
インバータに貫通電流が流れる。したがって従来の装置
においては、高速動作のためにＣＭ ＯＳインバータ６
．９．１１のゲート長を短くすると、この貫通電流のた
め消費電力が大きくなり、一方、ゲート長を長くすると
消費電力は少なくなり、ゲインは得られるが高速動作が
達成できないという問題点があった。
それゆえ、この発明の目的は、上述のような問題点を除
去し、高分解能、高速動作を推持しつつ、消！電力の小
さなチョッパ型比較器を提供することである。
去し、高分解能、高速動作を推持しつつ、消！電力の小
さなチョッパ型比較器を提供することである。
［問題点を解決するための手段］
この発明に係るチョッパ型比較器は、Ｍ ＯＳインバー
タな複数段縦続接続したチョッパ型比較コ１において、
入力側の初段のＭＯＳインバータを構成するＭＯＳトラ
ンジスタのゲート幅およびゲート長を短くし、後段のＭ
ＯＳインバータを構成するｉ’ｖ’＋ ＯＳ トランジ
スタのゲート長を相対的に良くしたものて゛ある。
タな複数段縦続接続したチョッパ型比較コ１において、
入力側の初段のＭＯＳインバータを構成するＭＯＳトラ
ンジスタのゲート幅およびゲート長を短くし、後段のＭ
ＯＳインバータを構成するｉ’ｖ’＋ ＯＳ トランジ
スタのゲート長を相対的に良くしたものて゛ある。
［作用コ
この発明にあけるチョッパ型比較器においては、初段の
Ｍ ＯＳインバータを構成するＭＯ３Ｉ−ランジスクの
ゲート長およびゲート幅が短くされているので、初段の
インバータ回路においてはその出力８捌が小さくなると
ともに、ＭＯＳトランジスタのチャネル長変調効果によ
るゲインの低下を許容する一方、その入力電圧変化を？
２速で検出する機能を有づるので、被比較電圧Ｖｉｎと
比較ＩｉＳ準電圧Ｖｒｅｆの微小電圧差をこの初段のイ
ンバータを用いて成る電圧ＩＢまで高速に変化させ、後
段の高利得のインバータへ伝達する。
Ｍ ＯＳインバータを構成するＭＯ３Ｉ−ランジスクの
ゲート長およびゲート幅が短くされているので、初段の
インバータ回路においてはその出力８捌が小さくなると
ともに、ＭＯＳトランジスタのチャネル長変調効果によ
るゲインの低下を許容する一方、その入力電圧変化を？
２速で検出する機能を有づるので、被比較電圧Ｖｉｎと
比較ＩｉＳ準電圧Ｖｒｅｆの微小電圧差をこの初段のイ
ンバータを用いて成る電圧ＩＢまで高速に変化させ、後
段の高利得のインバータへ伝達する。
［発明の実施例］
以下、この発明の実施例を図について説明する。
この発明の実施例において、その回路構成は第１図に示
される従来のチョッパ型比較回路と同様である。しかし
、この発明においては、ＣＭＯＳインバータ６．９．１
１の入出力特性に特徴がある。
される従来のチョッパ型比較回路と同様である。しかし
、この発明においては、ＣＭＯＳインバータ６．９．１
１の入出力特性に特徴がある。
すなわち、ＣＭＯＳインバータ６の入出力特性は、ｐチ
ャネルＭＯＳトランジスタ６１およびｎチャネルＭＯＳ
トランジスタ６２のゲート長を短くして単位ゲート幅あ
たりの′Ｒ流駆動能力を高めた結果、チャネル長変調効
果により第３図に示されるように傾きの緩やかな実線β
となる。一方、第２および第３のＣＭＯＳインバータ９
およ−び１１の入出力特性はそれぞれを・構成するＭＯ
Ｓ ｌ−ランジスタのゲート長を比較的長くしであるの
で、消費電力の低減化が図られるとともにチャネル長変
調効果が小さく、トランジスタの飽和領域の特性が定電
流性であるから、第４図に示されるように傾きの急な実
線γとなる。ここで、第１の０ＭＯ８−インバータ６は
そのゲート長を短くした分だけ貫通電流値が大きくなる
ので、そのゲート幅も短くして貫通電流値を減少させる
とともにその出力容量をも減少させる。
ャネルＭＯＳトランジスタ６１およびｎチャネルＭＯＳ
トランジスタ６２のゲート長を短くして単位ゲート幅あ
たりの′Ｒ流駆動能力を高めた結果、チャネル長変調効
果により第３図に示されるように傾きの緩やかな実線β
となる。一方、第２および第３のＣＭＯＳインバータ９
およ−び１１の入出力特性はそれぞれを・構成するＭＯ
Ｓ ｌ−ランジスタのゲート長を比較的長くしであるの
で、消費電力の低減化が図られるとともにチャネル長変
調効果が小さく、トランジスタの飽和領域の特性が定電
流性であるから、第４図に示されるように傾きの急な実
線γとなる。ここで、第１の０ＭＯ８−インバータ６は
そのゲート長を短くした分だけ貫通電流値が大きくなる
ので、そのゲート幅も短くして貫通電流値を減少させる
とともにその出力容量をも減少させる。
次に動作について説明する。この動作も従来のチョッパ
型比較回路と同様である。この発明によるチョッパ方比
較回路の効果が顕著に現われる被比較電圧Ｖｉｎと比較
基準電圧ｖｒｅｆとの差が微小な場合について説明する
。このとき、ＣＭＯＳインバータ６のゲート長およびゲ
ート幅が短くされており、他のインバータ９．１１と比
べると、貫通電流値は等しいが、その出力容量が小さく
されているので、ＣＭＯＳインバータ６の出力波形は第
５図し、で示されるように、電圧変化は小さいがすぐに
立上がる波形となる。ＣＭＯＳインバータのゲート長を
長くすると、ゲインが大きくなり大きな電圧変化は得ら
れるが、出力電圧波形の立上がりは第５図の１７のよう
に緩やかになって高速動作ができない。これは特にバイ
アス値からの変化が微小な場合に顕著である。次に、こ
のＣＭＯＳインバータ６の出力側に現われた電圧変化は
カップリングコンデンサ８を介してＣＭＯＳインバータ
９へ与えられる。このとき入力電圧■ｉｎと基準電圧Ｖ
ｒｅｆとの電圧変化はＣＭ’ＯＳインバータ６を介し
て成る程度拡大されているので、ＣＭＯＳインバータ９
からの出力電圧波形は時間的に遅れずに、さらに拡大さ
れる。すなわち、第５図に示される伝達特性において、
実線１７で示される立上がり特性が緩やかなのは微小電
圧変化の場合に顕著であり、電圧変化が大きくなった場
合には立上がり速度は速くなる。また、ＣＭＯＳインバ
ータ６とＣＭＯＳインバータ９とはカップリングコンデ
ンサ８を介して容量結合されているので、その入出力特
性（動作点等）が異なっていてもそれほど問題は生じな
い。次に、このＣＭＯＳインバータ９において拡大され
た電圧変化は、ＣＭＯＳインバータ９とＣＭＯＳインバ
ータ１１の入出力特性が全く同一にされているので、効
率良くＣＭ ＯＳインバータ１１へ与えられる。ＣＭＯ
Ｓインバータ１１への入力電圧は、元の電圧変（ヒ（Ｖ
ｌｏとｖｒｅｆとの差）が十分に拡大されているので、
その伝達速度が低下することもなくさらに増幅されて出
力端子１２へ与えられる。
型比較回路と同様である。この発明によるチョッパ方比
較回路の効果が顕著に現われる被比較電圧Ｖｉｎと比較
基準電圧ｖｒｅｆとの差が微小な場合について説明する
。このとき、ＣＭＯＳインバータ６のゲート長およびゲ
ート幅が短くされており、他のインバータ９．１１と比
べると、貫通電流値は等しいが、その出力容量が小さく
されているので、ＣＭＯＳインバータ６の出力波形は第
５図し、で示されるように、電圧変化は小さいがすぐに
立上がる波形となる。ＣＭＯＳインバータのゲート長を
長くすると、ゲインが大きくなり大きな電圧変化は得ら
れるが、出力電圧波形の立上がりは第５図の１７のよう
に緩やかになって高速動作ができない。これは特にバイ
アス値からの変化が微小な場合に顕著である。次に、こ
のＣＭＯＳインバータ６の出力側に現われた電圧変化は
カップリングコンデンサ８を介してＣＭＯＳインバータ
９へ与えられる。このとき入力電圧■ｉｎと基準電圧Ｖ
ｒｅｆとの電圧変化はＣＭ’ＯＳインバータ６を介し
て成る程度拡大されているので、ＣＭＯＳインバータ９
からの出力電圧波形は時間的に遅れずに、さらに拡大さ
れる。すなわち、第５図に示される伝達特性において、
実線１７で示される立上がり特性が緩やかなのは微小電
圧変化の場合に顕著であり、電圧変化が大きくなった場
合には立上がり速度は速くなる。また、ＣＭＯＳインバ
ータ６とＣＭＯＳインバータ９とはカップリングコンデ
ンサ８を介して容量結合されているので、その入出力特
性（動作点等）が異なっていてもそれほど問題は生じな
い。次に、このＣＭＯＳインバータ９において拡大され
た電圧変化は、ＣＭＯＳインバータ９とＣＭＯＳインバ
ータ１１の入出力特性が全く同一にされているので、効
率良くＣＭ ＯＳインバータ１１へ与えられる。ＣＭＯ
Ｓインバータ１１への入力電圧は、元の電圧変（ヒ（Ｖ
ｌｏとｖｒｅｆとの差）が十分に拡大されているので、
その伝達速度が低下することもなくさらに増幅されて出
力端子１２へ与えられる。
なお、上記実施例においては、その入出力側をトランス
ファゲートで接続したインバータを２段、通常のインバ
ータを出力段として１段使用した構成のチョッパ型比較
器について説明したが、この段数が異なる場合において
も最も入力側のインバータに電圧変化分の検出を受は持
たせ、その後段のインバータにはゲインを受は持たせる
構成とすることにより同様の効果を得ることができる。
ファゲートで接続したインバータを２段、通常のインバ
ータを出力段として１段使用した構成のチョッパ型比較
器について説明したが、この段数が異なる場合において
も最も入力側のインバータに電圧変化分の検出を受は持
たせ、その後段のインバータにはゲインを受は持たせる
構成とすることにより同様の効果を得ることができる。
さらに上記実施例においては、インバータが０ＭＯ８構
成による実施例を示したが、ＮＭＯ８構成のインバータ
に適用しても同様の効果を得ることができる。
成による実施例を示したが、ＮＭＯ８構成のインバータ
に適用しても同様の効果を得ることができる。
［発明の効果］
以上のように、この発明によれば、ＭＯＳインバータで
構成されるチョッパ型比較器の初段のインバータに電圧
変化を高速に検出させるための芸能を持たせ、後段のイ
ンバータ回路に増幅用の役割を受は持たせることにより
、高分解能、高速勤作を維持しながら消費電力を低減す
ることが可能となる。
構成されるチョッパ型比較器の初段のインバータに電圧
変化を高速に検出させるための芸能を持たせ、後段のイ
ンバータ回路に増幅用の役割を受は持たせることにより
、高分解能、高速勤作を維持しながら消費電力を低減す
ることが可能となる。
第１図は従来のチョッパ型比較器の（Ｒ成を示す回路図
であり、この発明によるチョッパ型比較器の構成も同様
の回路図である。第２図は第１図に示される従来のチョ
ッパ型比較器に含まれるＣＭＯＳインバータの入出力伝
達特性を示す図である。 第３図はこの発明の一実Ｍ例であるチョッパ型比較器の
初段のＣＭ ＯＳインバータ６の入出力伝達特性を示す
図である。第４図はこの発明の一実施例であるチョッパ
型比較器に含まれる後段のＣＭＯＳインバータの入出力
伝達特性を示す図である。 第５図は第１図に示されろこの発明の一実施例であるチ
ョッパ型比較器の初段のＣＭＯＳインバータの出力電圧
の立上がり特性を示す波形図である。 図において、３，４．７．１０は１〜ランスミツシヨン
ゲート、５，８はカップリングコンデンサ、６．９．１
１はＣＭＯＳインバータ、６１，９１゜１１１はｐチャ
ネルＭＯ３電界効果トランジスタ、６２．９２，１１２
はｎｆｐネルＭＯ３電界効宋トランジスタである。 なお、図中、同符号は同一または相当部分を示す。
であり、この発明によるチョッパ型比較器の構成も同様
の回路図である。第２図は第１図に示される従来のチョ
ッパ型比較器に含まれるＣＭＯＳインバータの入出力伝
達特性を示す図である。 第３図はこの発明の一実Ｍ例であるチョッパ型比較器の
初段のＣＭ ＯＳインバータ６の入出力伝達特性を示す
図である。第４図はこの発明の一実施例であるチョッパ
型比較器に含まれる後段のＣＭＯＳインバータの入出力
伝達特性を示す図である。 第５図は第１図に示されろこの発明の一実施例であるチ
ョッパ型比較器の初段のＣＭＯＳインバータの出力電圧
の立上がり特性を示す波形図である。 図において、３，４．７．１０は１〜ランスミツシヨン
ゲート、５，８はカップリングコンデンサ、６．９．１
１はＣＭＯＳインバータ、６１，９１゜１１１はｐチャ
ネルＭＯ３電界効果トランジスタ、６２．９２，１１２
はｎｆｐネルＭＯ３電界効宋トランジスタである。 なお、図中、同符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 第１のクロック信号に動作制御される第１のスイッチ手
段を介して与えられる被比較電圧レベルと、第２のクロ
ック信号に動作制御される第２のスイッチ手段を介して
与えられる比較基準電圧レベルとを、前記第１および第
２のスイッチ手段に容量を介して結合される伝達手段を
介して伝達し、電界効果トランジスタにより構成される
インバータ回路よりなる出力段より出力する構成のチョ
ッパ型比較回路であつて、 前記伝達手段は、互いに容量を介して縦続接続され、か
つそれぞれの入出力端子が前記第２のクロック信号に動
作制御される第３のスイッチ手段を介して結合されるイ
ンバータ回路の複数段から構成され、前記インバータ回
路は電界効果トランジスタを用いて構成されており、 前記伝達手段に含まれる複数個のインバータ回路のうち
の初段のインバータ回路を構成する電界効果トランジス
タのゲート幅およびゲート長が、後段のインバータ回路
を構成する電界効果トランジスタのゲート長およびゲー
ト幅よりも小さくされていることを特徴とする、チョッ
パ型比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20801085A JPS6266715A (ja) | 1985-09-18 | 1985-09-18 | チヨツパ型比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20801085A JPS6266715A (ja) | 1985-09-18 | 1985-09-18 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266715A true JPS6266715A (ja) | 1987-03-26 |
Family
ID=16549173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20801085A Pending JPS6266715A (ja) | 1985-09-18 | 1985-09-18 | チヨツパ型比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266715A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315048A (en) * | 1976-07-27 | 1978-02-10 | Citizen Watch Co Ltd | Electronic watch |
| JPS5423444A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Comparator |
| JPS5461447A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Crystal oscillation circuit |
-
1985
- 1985-09-18 JP JP20801085A patent/JPS6266715A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315048A (en) * | 1976-07-27 | 1978-02-10 | Citizen Watch Co Ltd | Electronic watch |
| JPS5423444A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Comparator |
| JPS5461447A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Crystal oscillation circuit |
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