JPS6266712A - パルス発振回路 - Google Patents
パルス発振回路Info
- Publication number
- JPS6266712A JPS6266712A JP60207576A JP20757685A JPS6266712A JP S6266712 A JPS6266712 A JP S6266712A JP 60207576 A JP60207576 A JP 60207576A JP 20757685 A JP20757685 A JP 20757685A JP S6266712 A JPS6266712 A JP S6266712A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- potential
- input terminal
- capacitor
- vdd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル集積回路の基板クロック、周波数源に
好適なパルス発１辰回路に関し、特に発振周波数を容易
に変更できるようにした、パルス発振回路を提供するも
のである。
好適なパルス発１辰回路に関し、特に発振周波数を容易
に変更できるようにした、パルス発振回路を提供するも
のである。
従来のこの種のパルス発振回路は、第３図に示したよう
にＣ−ＭＯＳ ＦＥＴからなる３つのインバータｒ、、
Ｔ２＋ １３を縦続接続していて、１段目のインバー
タ■１の入力端と３段目のインバータＩ３の出力端との
間に抵抗１を接続している。また１段目のインバータＩ
、の入力端と２段目のインバータＩ２の出力端（３段目
のインバータの入力端）との間に、抵抗１′及びコンデ
ンサ２の直列回路を接続している。
にＣ−ＭＯＳ ＦＥＴからなる３つのインバータｒ、、
Ｔ２＋ １３を縦続接続していて、１段目のインバー
タ■１の入力端と３段目のインバータＩ３の出力端との
間に抵抗１を接続している。また１段目のインバータＩ
、の入力端と２段目のインバータＩ２の出力端（３段目
のインバータの入力端）との間に、抵抗１′及びコンデ
ンサ２の直列回路を接続している。
このコンデンサ２と直列接続された抵抗１′は１段目の
インバータｒ１の入力端の電位を制限してラッチアンプ
を防止するものである。この発振回路における発振周期
は 但し、Ｒ１：抵抗１の抵抗値 Ｒ２：抵抗１′の抵抗値 Ｃ：コンデンサ２の静電容量 Ｖｔｈ：インバータのしきい値 ＶＤＤ：電源電位（Ｈレベル） で表わされ・この発振回路の出力端Ｗ、インバータ■２
の出力端Ｘ１抵抗１′とコンデンサ２との接続点Ｙ及び
インパーク■１の入力端Ｚ各部の電圧波形は第４図（イ
）、（ロ）、（ハ）、（ニ）に夫々示した如くになって
いる。
インバータｒ１の入力端の電位を制限してラッチアンプ
を防止するものである。この発振回路における発振周期
は 但し、Ｒ１：抵抗１の抵抗値 Ｒ２：抵抗１′の抵抗値 Ｃ：コンデンサ２の静電容量 Ｖｔｈ：インバータのしきい値 ＶＤＤ：電源電位（Ｈレベル） で表わされ・この発振回路の出力端Ｗ、インバータ■２
の出力端Ｘ１抵抗１′とコンデンサ２との接続点Ｙ及び
インパーク■１の入力端Ｚ各部の電圧波形は第４図（イ
）、（ロ）、（ハ）、（ニ）に夫々示した如くになって
いる。
ところ＋・前述した従来のパルス発振回路のように、第
１段目のインバータ■１の入力端に抵抗Ｒ１以外に抵抗
Ｒ２が繋がっている鳩舎は、インバータＴ１の入力端の
浮遊静電容量が無視できない値となり、発振動作が不安
定になる。また製作されるパルス発振回路の個々におい
て前記浮遊静電容量が異なって発振回路は同一の特性の
ものが得られない。また、抵抗Ｒ，を可変とすることに
より発振周波数を変化させるのであるが、一方の抵抗の
抵抗値Ｒ８のみを変化させた場合には第１段目のインバ
ータ■１の入力端の電位が上昇してランチアップを生じ
る虞れがあり、そのため抵抗Ｒ１とＲ２との比を保持し
つつ抵抗Ｒ２の値を変化させる必要がある。従って、回
路構成が複雑となって半導体集積回路の小型化が損なわ
れる等の問題がある。
１段目のインバータ■１の入力端に抵抗Ｒ１以外に抵抗
Ｒ２が繋がっている鳩舎は、インバータＴ１の入力端の
浮遊静電容量が無視できない値となり、発振動作が不安
定になる。また製作されるパルス発振回路の個々におい
て前記浮遊静電容量が異なって発振回路は同一の特性の
ものが得られない。また、抵抗Ｒ，を可変とすることに
より発振周波数を変化させるのであるが、一方の抵抗の
抵抗値Ｒ８のみを変化させた場合には第１段目のインバ
ータ■１の入力端の電位が上昇してランチアップを生じ
る虞れがあり、そのため抵抗Ｒ１とＲ２との比を保持し
つつ抵抗Ｒ２の値を変化させる必要がある。従って、回
路構成が複雑となって半導体集積回路の小型化が損なわ
れる等の問題がある。
Ｃ問題点を解決するための手段〕
本発明は前述した問題を解決すべくなされたものであっ
て、１段目のインバータの入力端と１段目及び２段目の
インバータの出力端との間に、夫々コンデンサを接続し
てその入力端の電位変化を抑制することにより、ラッチ
アップ防止対策を図るとともに１個の抵抗によって発振
周波数を変化させ得る新規なパルス発振回路を提供する
ものである。
て、１段目のインバータの入力端と１段目及び２段目の
インバータの出力端との間に、夫々コンデンサを接続し
てその入力端の電位変化を抑制することにより、ラッチ
アップ防止対策を図るとともに１個の抵抗によって発振
周波数を変化させ得る新規なパルス発振回路を提供する
ものである。
本発明のパルス発振回路は、インパークを３段縦続接続
して、１段目のインバータの入力端と３段目のインバー
タの出力端との間に抵抗を接続し、１段目のインバータ
の入力端と、同出力端及び２段目のインバータの出力端
との間に夫々コンデンサを接続してあることを特徴とす
る。
して、１段目のインバータの入力端と３段目のインバー
タの出力端との間に抵抗を接続し、１段目のインバータ
の入力端と、同出力端及び２段目のインバータの出力端
との間に夫々コンデンサを接続してあることを特徴とす
る。
以下に本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るパルス発振回路の回路図であって
、同図においてＩＶｌ、 ＩＶ２ ＋ ｒｖｍは夫々、
ＣＭＯ３ＦＥＴにより構成されているインバータであっ
て・これらのインパークｒＶ、 、 ＩＶ２． ＩＶ、
は３段車従続接続されている。そして１段目のインバー
タｒｖ１の入力端（Ｉ側）と３段目のインパークＩＶ３
の出力端（■側）との間に、周波数を可変する機能と、
ラッチアップを防止する機能とを備える抵抗値可変型の
抵抗３が接続されている。また第２段目のインバータＩ
ｖ２の出力端（■側）及び第１段目のインバータｒｖ１
の出力端（Ｕ側）と、第１段目のインバータＩν！の入
力＆Ｉ（Ｉ側）との夫々の間にコンデンサ４及び５が接
続されている。
、同図においてＩＶｌ、 ＩＶ２ ＋ ｒｖｍは夫々、
ＣＭＯ３ＦＥＴにより構成されているインバータであっ
て・これらのインパークｒＶ、 、 ＩＶ２． ＩＶ、
は３段車従続接続されている。そして１段目のインバー
タｒｖ１の入力端（Ｉ側）と３段目のインパークＩＶ３
の出力端（■側）との間に、周波数を可変する機能と、
ラッチアップを防止する機能とを備える抵抗値可変型の
抵抗３が接続されている。また第２段目のインバータＩ
ｖ２の出力端（■側）及び第１段目のインバータｒｖ１
の出力端（Ｕ側）と、第１段目のインバータＩν！の入
力＆Ｉ（Ｉ側）との夫々の間にコンデンサ４及び５が接
続されている。
次に、このパルス発振回路の発振動作を第１図及び第２
図によって説明する。第２図（イ）はパルス発振回路の
Ｈ，ＩＶ側、（ロ）は■側、（ハ）はＩ側各部のパルス
電圧波形を示している。
図によって説明する。第２図（イ）はパルス発振回路の
Ｈ，ＩＶ側、（ロ）は■側、（ハ）はＩ側各部のパルス
電圧波形を示している。
このようなパルス発振回路は各インバータＴＶ、 。
ＩＶ２．夏ｖ３に所定の直流源電圧Ｖ［］Ｄ、 ＶＳ
Ｓを加えることにより発振する。いま、■側の電位がイ
ンバータＩｖＩのしきい値ｖｔｈより高いときには、イ
ンバータ【ｖ、の出力端、即ち■側の電位はｖＳＳ（Ｌ
レベル）となり、しきい値ｖｔｈより低いときにはＶＤ
Ｄ（Ｈレベル）となる。このような動作はインバーター
ｖ２及びＩＶ３についても同様に行われる。
Ｓを加えることにより発振する。いま、■側の電位がイ
ンバータＩｖＩのしきい値ｖｔｈより高いときには、イ
ンバータ【ｖ、の出力端、即ち■側の電位はｖＳＳ（Ｌ
レベル）となり、しきい値ｖｔｈより低いときにはＶＤ
Ｄ（Ｈレベル）となる。このような動作はインバーター
ｖ２及びＩＶ３についても同様に行われる。
本発明回路の出力がＨレベルである間には■の電位はそ
のｖＤＯの電位に引かれて上昇していき、インパーク■
ｖ！のしきい値ｖｔｈに達するとインバータｒｖ１は反
転し、これに伴いインバーターＶ２゜ＩＶ３も反転する
。このような反転イの前後に注目すると、コンデンサ４
には Ｑ、−Ｃ，（Ｖｔｈ−ＶＳＳ） の電荷が蓄積されており、これに対してコンデンサ５に
は Ｑ２ ＝ Ｃ２（ＶＤＤ −Ｖｔｈ） 但し、Ｃ，、Ｃ２はコンデンサ４．５の静電容量 の電荷が蓄積されている。
のｖＤＯの電位に引かれて上昇していき、インパーク■
ｖ！のしきい値ｖｔｈに達するとインバータｒｖ１は反
転し、これに伴いインバーターＶ２゜ＩＶ３も反転する
。このような反転イの前後に注目すると、コンデンサ４
には Ｑ、−Ｃ，（Ｖｔｈ−ＶＳＳ） の電荷が蓄積されており、これに対してコンデンサ５に
は Ｑ２ ＝ Ｃ２（ＶＤＤ −Ｖｔｈ） 但し、Ｃ，、Ｃ２はコンデンサ４．５の静電容量 の電荷が蓄積されている。
反転に伴い■の電位はｖＤＤに上がるので■の電位はそ
の分上昇することになる。
の分上昇することになる。
而して反転前においては■はｖｓｓ、 ｎはＶＤＤにあ
るから、コンデンサ５はコンデン＋４と逆極性に充電さ
れており、しかも反転に伴い■はＶＳＳに低下するから
コンデンサ５は■の電位をｖｔｈ＋ＶＤＤからその分低
下せしめる働きをなし、この電位をＶｔｈ＋ＶＤＤ （
ＣＩ Ｃ２） ／ （ＣＩ ＋Ｃ２）に抑制する。
るから、コンデンサ５はコンデン＋４と逆極性に充電さ
れており、しかも反転に伴い■はＶＳＳに低下するから
コンデンサ５は■の電位をｖｔｈ＋ＶＤＤからその分低
下せしめる働きをなし、この電位をＶｔｈ＋ＶＤＤ （
ＣＩ Ｃ２） ／ （ＣＩ ＋Ｃ２）に抑制する。
本発明回路の出力がＬレベルからＨレベルに反転する口
の時点でも■の電位はコンデンサ５の働きによりＶｔｈ
−ＶＤＤからＶｔｈ ＶＤＤ （ＣＩ Ｃ２）
／（ＣＩ＋Ｃ２）に抑制されることになる。
の時点でも■の電位はコンデンサ５の働きによりＶｔｈ
−ＶＤＤからＶｔｈ ＶＤＤ （ＣＩ Ｃ２）
／（ＣＩ＋Ｃ２）に抑制されることになる。
このようにコンデンサ５が■の電位の振幅を抑制するこ
とによってラッチアップが防止されるのである。
とによってラッチアップが防止されるのである。
而してこのパルス発振回路による発振周期は但し、Ｒ：
抵抗３の抵抗値 となる。従って抵抗３の抵抗値を変化させることにより
直線的に発振周波数が変わることは勿論、Ｒは■の電位
に何らの影響を与えず、従って周波数変更によってラン
チアップの防止効果は影響を受けない。
抵抗３の抵抗値 となる。従って抵抗３の抵抗値を変化させることにより
直線的に発振周波数が変わることは勿論、Ｒは■の電位
に何らの影響を与えず、従って周波数変更によってラン
チアップの防止効果は影響を受けない。
なお、本実施例においてはインバータにＣＭＯ５ＰＥＴ
を用いたが、この種のＦＥＴに何ら限定されるものでは
ない。
を用いたが、この種のＦＥＴに何ら限定されるものでは
ない。
以上詳述した如く本発明によれば、第１段目のインバー
タの入力端に接続した抵抗は１個であるため、入力端に
おける浮遊静電容量の影響は解消し、１個の抵抗の抵抗
値を変化させるだけで、発振周波数を任意に変えられる
。また第１段目のインバータの入力端と、第１段目及び
第２段目のインバータの出力端との間に接続したコンデ
ンサにより、インバータのＦＥＴのラッチアンプ対策が
行なえる。従って、回路構成が簡素であり集積度が高く
信頼性の高いパルス発振回路を提供できる優丸た効果が
ある。
タの入力端に接続した抵抗は１個であるため、入力端に
おける浮遊静電容量の影響は解消し、１個の抵抗の抵抗
値を変化させるだけで、発振周波数を任意に変えられる
。また第１段目のインバータの入力端と、第１段目及び
第２段目のインバータの出力端との間に接続したコンデ
ンサにより、インバータのＦＥＴのラッチアンプ対策が
行なえる。従って、回路構成が簡素であり集積度が高く
信頼性の高いパルス発振回路を提供できる優丸た効果が
ある。
第１図は本発明に係るパルス発振回路の回路図、第２図
は第１図のパルス発振回路における各部の電圧波形図、
第３図は従来のパルス発振回路の回路図、第４図は第３
図のパルス発振回路における各部の電圧波形図である。 ｒＶ＋ 、 ＩＶ２ 、 ＩＶ３ ”’インバータ
３・・・抵抗（抵抗値可変型）４．５・・・コンデンサ
ｖｔｈ・・・しきい値 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 第１ 口 第 ２１！１ χ ３ 閃 第 ４ ｍ
は第１図のパルス発振回路における各部の電圧波形図、
第３図は従来のパルス発振回路の回路図、第４図は第３
図のパルス発振回路における各部の電圧波形図である。 ｒＶ＋ 、 ＩＶ２ 、 ＩＶ３ ”’インバータ
３・・・抵抗（抵抗値可変型）４．５・・・コンデンサ
ｖｔｈ・・・しきい値 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 第１ 口 第 ２１！１ χ ３ 閃 第 ４ ｍ
Claims (1)
- １、インバータを３段縦続接続して、１段目のインバー
タの入力端と３段目のインバータの出力端との間に抵抗
を接続し、１段目のインバータの入力端と、同出力端及
び２段目のインバータの出力端との間に夫々コンデンサ
を接続してあることを特徴とするパルス発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207576A JPS6266712A (ja) | 1985-09-18 | 1985-09-18 | パルス発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207576A JPS6266712A (ja) | 1985-09-18 | 1985-09-18 | パルス発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266712A true JPS6266712A (ja) | 1987-03-26 |
Family
ID=16542040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207576A Pending JPS6266712A (ja) | 1985-09-18 | 1985-09-18 | パルス発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04135938U (ja) * | 1991-06-13 | 1992-12-17 | 三菱自動車工業株式会社 | ステイフナの接着構造 |
-
1985
- 1985-09-18 JP JP60207576A patent/JPS6266712A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04135938U (ja) * | 1991-06-13 | 1992-12-17 | 三菱自動車工業株式会社 | ステイフナの接着構造 |
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