JPS6265538A - クロツク非同期デ−タ検出方式 - Google Patents
クロツク非同期デ−タ検出方式Info
- Publication number
- JPS6265538A JPS6265538A JP60203457A JP20345785A JPS6265538A JP S6265538 A JPS6265538 A JP S6265538A JP 60203457 A JP60203457 A JP 60203457A JP 20345785 A JP20345785 A JP 20345785A JP S6265538 A JPS6265538 A JP S6265538A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- signal
- pulse
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はクロック非同期データ検出方式に関し、とくに
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
（従来の技術）
従来、バースト状データ信号の伝送においては。
受信機のクロック発振器出力を受信データ信号のクロッ
ク周波数の位相と同期させる必要があるため、データ信
号の前にクロック同期引込み用のプレアンプルピラトラ
付加していた。第３図はバースト状にデータ信号を伝送
する従来方式のフレーム構成図を示す。第３図において
、ＰＲＥはプレアンブルビットで、フレーム信号および
データ信号を判別するためのクロック発振器を同期させ
るためのビットである。ＦＲはフレーム信号用ビットで
、データ信号の始まりを教える９ρ目を行ない。
ク周波数の位相と同期させる必要があるため、データ信
号の前にクロック同期引込み用のプレアンプルピラトラ
付加していた。第３図はバースト状にデータ信号を伝送
する従来方式のフレーム構成図を示す。第３図において
、ＰＲＥはプレアンブルビットで、フレーム信号および
データ信号を判別するためのクロック発振器を同期させ
るためのビットである。ＦＲはフレーム信号用ビットで
、データ信号の始まりを教える９ρ目を行ない。
常に同じ符号パターンとなっている。またＤＡＴＡはデ
ータ信号そのものである。
ータ信号そのものである。
（発明が解決しようとする問題点）
しかしながら、従来の方式では第３図からも理解できる
ように、プレアンブルピントＰＲＥが必要であるため伝
送路の使用効率（−（データ信号ビットＤＡＴＡ）／（
プレアンブルビットＰＲＥ＋フレーム信号ビットＦＲ＋
データ信号ビットＤＡＴＡ））が非常に低刈かった。
ように、プレアンブルピントＰＲＥが必要であるため伝
送路の使用効率（−（データ信号ビットＤＡＴＡ）／（
プレアンブルビットＰＲＥ＋フレーム信号ビットＦＲ＋
データ信号ビットＤＡＴＡ））が非常に低刈かった。
本発明はこの点を改善することを目的とする。
（問題点を解決するための手段）
本発明においては、受信データ信号のクロック周波数の
ｎ倍の周波数にほぼ等しい発振器出力で受信信号をサン
プリングしアナログ／ディジタル変換全行ない、変換し
たパルス信号列からサンプリングパルスに対してｎビッ
トおきにアナログ／ディジタル変換されたディジタル信
号を分離し、さらに、１ビットおきの位相差を有するｎ
組のデータ列を発生させ、このｎ組のデータ列毎に各サ
ンプリングに対応して、その絶対値のみを成る時間積算
し、積算した結果が最も犬となるサンプリング系列で受
信信号の符号を判別する。
ｎ倍の周波数にほぼ等しい発振器出力で受信信号をサン
プリングしアナログ／ディジタル変換全行ない、変換し
たパルス信号列からサンプリングパルスに対してｎビッ
トおきにアナログ／ディジタル変換されたディジタル信
号を分離し、さらに、１ビットおきの位相差を有するｎ
組のデータ列を発生させ、このｎ組のデータ列毎に各サ
ンプリングに対応して、その絶対値のみを成る時間積算
し、積算した結果が最も犬となるサンプリング系列で受
信信号の符号を判別する。
（作 用）
本発明のフレーム構成はプレアンブルビットＰＲＥｔ無
くし、フレーム信号ビットＦＲとデータ信号ビットＤＡ
ＴＡより構成する。受信信号はこれと非同期でクロック
周波数のｎ倍のパルス列によりサンプリングされ符号化
される。符号化されたディジタル信号の絶対値はｌピン
トおきに位相差を有するｎ組のデータ列に分離され、各
組毎のデータの絶対値の積算が所定時間とられる。積和
の結果が最大となるサンプリング系列で受信信号の判別
が行なわれる。
くし、フレーム信号ビットＦＲとデータ信号ビットＤＡ
ＴＡより構成する。受信信号はこれと非同期でクロック
周波数のｎ倍のパルス列によりサンプリングされ符号化
される。符号化されたディジタル信号の絶対値はｌピン
トおきに位相差を有するｎ組のデータ列に分離され、各
組毎のデータの絶対値の積算が所定時間とられる。積和
の結果が最大となるサンプリング系列で受信信号の判別
が行なわれる。
（実施例）
第１図の回路構成例で、受信機の復調器ＤＥＭの出力は
アナログ／ディジタル変換器Ａ／Ｄに接続される。ＣＬ
Ｋはクロック発振器で、受信信号のクロック周波数のｎ
倍にほぼ等しい周波数を発振し、この発掘出力がアナロ
グ／ディジタル変換器Ａ／Ｄに接続され、復調器ＤＥＭ
からのアナログ信号をサンプリングし、符号化する。一
方、クロック発振器ＣＬＫの出力はｎビット計数器ｎＣ
０ＵＮＴに接続され、その出力は発振器出力パルス列に
対してｌパルスづつ位相が異なり、しかも発振器ＣＬＫ
の出力パルス列からｎパルスおきにパルスを発生するｎ
個のパルス分配回路ＰＨＩ 。
アナログ／ディジタル変換器Ａ／Ｄに接続される。ＣＬ
Ｋはクロック発振器で、受信信号のクロック周波数のｎ
倍にほぼ等しい周波数を発振し、この発掘出力がアナロ
グ／ディジタル変換器Ａ／Ｄに接続され、復調器ＤＥＭ
からのアナログ信号をサンプリングし、符号化する。一
方、クロック発振器ＣＬＫの出力はｎビット計数器ｎＣ
０ＵＮＴに接続され、その出力は発振器出力パルス列に
対してｌパルスづつ位相が異なり、しかも発振器ＣＬＫ
の出力パルス列からｎパルスおきにパルスを発生するｎ
個のパルス分配回路ＰＨＩ 。
ＰＨ２、−−、ＰＨｎ−ｔ 、ＰＨＩｌに接続される。
パルス分配回路Ｐ Ｈ１＋ Ｐ Ｈ２＋ ＝・ｒ Ｐ
Ｈｎ−Ｉ Ｔ ＰＨｎの出力はそれぞれゲート回路ＧＡ
ＴＩ 、ＧＡＴ２゜・、ＧＡＴｎ−＋ 、ＧＡＴｎに加
えられ、アナログ／ディジタル変換器Ａ／Ｄで符号化さ
れたディジタル信号を各サンプリング別に分離して出力
させる。
Ｈｎ−Ｉ Ｔ ＰＨｎの出力はそれぞれゲート回路ＧＡ
ＴＩ 、ＧＡＴ２゜・、ＧＡＴｎ−＋ 、ＧＡＴｎに加
えられ、アナログ／ディジタル変換器Ａ／Ｄで符号化さ
れたディジタル信号を各サンプリング別に分離して出力
させる。
各ゲート回路ＧＡＴ１ 、ＧＡＴ２１−、ＧＡＴｎ−ｔ
ＩＧＡＴｎの出力は符号化されたディジタル信号の中で
サンプル値の正負を表わすサインビットｅ除く残りのビ
ットをそれぞれ積算器ＡＣＵＩ。
ＩＧＡＴｎの出力は符号化されたディジタル信号の中で
サンプル値の正負を表わすサインビットｅ除く残りのビ
ットをそれぞれ積算器ＡＣＵＩ。
ＡＣＵ２、−、ＡＣＵｎ−ｔ 、ＡＣＵｎに接続し、成
る時間積算する。積算された結果は最大値検出回路ＭＡ
Ｘ、ＤＥＴに接続され、積算した結果が最大である系列
を判定する。この判定出力はスイッチＳＷに接続され、
積算結果が最大となった系列と同じ系列のゲート回路Ｇ
ＡＴに接続される受信を受信機出力として出力されるよ
うに切替える。
る時間積算する。積算された結果は最大値検出回路ＭＡ
Ｘ、ＤＥＴに接続され、積算した結果が最大である系列
を判定する。この判定出力はスイッチＳＷに接続され、
積算結果が最大となった系列と同じ系列のゲート回路Ｇ
ＡＴに接続される受信を受信機出力として出力されるよ
うに切替える。
ＳＲ１、ＳＲ２、−、５Ｒｎ−、、Ｓ Ｒｎはシフトレ
ジスタで、積算器ＡＣＵの積算時間と等しいかま（５）
＾＾ｌたは長くなるように通
過時間を選定する。。シフトレジスタＳＲに接続される
ゲート回路ＧＡＴ出力信号はアナログ／デジタル変換器
Ａ／Ｄにおいてサンプル値の正負を表わすサインビット
のみが出力されるように接続する。
ジスタで、積算器ＡＣＵの積算時間と等しいかま（５）
＾＾ｌたは長くなるように通
過時間を選定する。。シフトレジスタＳＲに接続される
ゲート回路ＧＡＴ出力信号はアナログ／デジタル変換器
Ａ／Ｄにおいてサンプル値の正負を表わすサインビット
のみが出力されるように接続する。
なお、計数器ｎＣ０ＵＮＴ、パルス分配回路ＰＨＩ〜Ｐ
Ｈｎ、ゲート回路ＧＡＴＩ 〜ＧＡＴｎ、積算器ＡＣＵ
Ｉ 〜ＡＣＵｎ、Ｒ大値検出回路ＭＡＸ 。
Ｈｎ、ゲート回路ＧＡＴＩ 〜ＧＡＴｎ、積算器ＡＣＵ
Ｉ 〜ＡＣＵｎ、Ｒ大値検出回路ＭＡＸ 。
ＤＥＴ、の部分を一イク・プ・套イで構成し、各各の回
路の動作全ソフトウェアで実現することもできる。その
場合は、本発明はＡ／Ｄ変換器がひとつですむ利点をも
つ。
路の動作全ソフトウェアで実現することもできる。その
場合は、本発明はＡ／Ｄ変換器がひとつですむ利点をも
つ。
第３図は復調器ＤＥＭ出力出力信号口クロック発振器Ｋ
およびパルス分配器ＰＨ出力との関係をされる。符号化
された信号はクロックパルスＮ列に対して１ビットづつ
位相が異なり、ｎクロックごとにパルスを発生するクロ
ック分配回ＫＰ Ｈ１。
およびパルス分配器ＰＨ出力との関係をされる。符号化
された信号はクロックパルスＮ列に対して１ビットづつ
位相が異なり、ｎクロックごとにパルスを発生するクロ
ック分配回ＫＰ Ｈ１。
Ｐ Ｈ２、−・、Ｐ Ｈｎ−１，Ｐ Ｈｎの出力パルス
で分離される。分離されたパルスの中で、サンプリング
した時、ＤＥＭｍ力信号が正であるか負であるかを表わ
すサインビラトラ除いたビットが積算回路Ａ ＣＵ １
、Ａ ＣＵ ２ 、・、Ａ ＣＵ ｎ−１１Ａ ＣＵ
ｎで成る時間積算される。この場合、図からも容易に理
解できるように、パルス分配器ＰＨｍの出力系が最大の
積算結果が得られる。したがって、スイッチＳＷはパル
ス分配器ＰＨｍの出力系でサンプリングされた時のサイ
ンビットが受信機出力として出力されるように接続され
る。
で分離される。分離されたパルスの中で、サンプリング
した時、ＤＥＭｍ力信号が正であるか負であるかを表わ
すサインビラトラ除いたビットが積算回路Ａ ＣＵ １
、Ａ ＣＵ ２ 、・、Ａ ＣＵ ｎ−１１Ａ ＣＵ
ｎで成る時間積算される。この場合、図からも容易に理
解できるように、パルス分配器ＰＨｍの出力系が最大の
積算結果が得られる。したがって、スイッチＳＷはパル
ス分配器ＰＨｍの出力系でサンプリングされた時のサイ
ンビットが受信機出力として出力されるように接続され
る。
本発明においてはデータ信号がバースト状に伝送される
場合について述べたが、別にデータ信号が゛バースト状
だけでなくても適用できることは容易に理解できる。
場合について述べたが、別にデータ信号が゛バースト状
だけでなくても適用できることは容易に理解できる。
（発明の効果）
以上説明したように１本発明は受信信号に同期したクロ
ックパルスを発生する必要がないため、クロック同期に
必要なプレアンブルピッ）’（ｒ除去でき、伝送路の使
用効率を非常に高めることができる。又バーストデータ
ばかりでなく連続データの復調にも利用できる。
ックパルスを発生する必要がないため、クロック同期に
必要なプレアンブルピッ）’（ｒ除去でき、伝送路の使
用効率を非常に高めることができる。又バーストデータ
ばかりでなく連続データの復調にも利用できる。
第１図は本発明の回路構成例、第２図は本発明による復
調器出力波形、クロック（サンプリング）パルス、及び
パルス分配器出力の位相関係を表わす図、第３図は従来
のデータ伝送用フレーム構成例である。 ＰＲＥ：プレアンプルビット、ＦＲ：フレーム信号ビッ
ト、ＤＡＴＡ：データ信号ビット、ＤＥＭ：復調器、Ａ
／Ｄ ：アナログ／ディジタル変換器、ＣＬＫ：クロソ
ク発振器、ｎｃＯＵＮＴ： ｎビット計数器、ＰＨ１、
ＰＨ２、・−、ＰＨｎ−、＋ 、ＰＨ，：パルス分配回
路１，２．・、、、ｎ−１，ｎｌ、ＧＡＴＩ。 ＧＡＴ２、−、ＧＡＴ、、、ＧＡＴＩｌ：ゲート回路１
．２、−・−、ｎ−１、ｎ、ＡＣＵＩ 、ＡＣＵ２ ＋
・ 、ＡＣＵｎ−１，ＡＣＵｎ：積算回路１，２．−。 ｎ １ 、 ｎ、ＳＲＩ Ｐ ＳＲ２、，５Ｒｎ−＋
ｌ５Ｒｎ：シフトレジスタｔ＋２．”’Ｉｎ １．
ｎｌＭＡＸ、ＤＥＴ ：最大値検出回路、ＳＷ：スイッ
チ
調器出力波形、クロック（サンプリング）パルス、及び
パルス分配器出力の位相関係を表わす図、第３図は従来
のデータ伝送用フレーム構成例である。 ＰＲＥ：プレアンプルビット、ＦＲ：フレーム信号ビッ
ト、ＤＡＴＡ：データ信号ビット、ＤＥＭ：復調器、Ａ
／Ｄ ：アナログ／ディジタル変換器、ＣＬＫ：クロソ
ク発振器、ｎｃＯＵＮＴ： ｎビット計数器、ＰＨ１、
ＰＨ２、・−、ＰＨｎ−、＋ 、ＰＨ，：パルス分配回
路１，２．・、、、ｎ−１，ｎｌ、ＧＡＴＩ。 ＧＡＴ２、−、ＧＡＴ、、、ＧＡＴＩｌ：ゲート回路１
．２、−・−、ｎ−１、ｎ、ＡＣＵＩ 、ＡＣＵ２ ＋
・ 、ＡＣＵｎ−１，ＡＣＵｎ：積算回路１，２．−。 ｎ １ 、 ｎ、ＳＲＩ Ｐ ＳＲ２、，５Ｒｎ−＋
ｌ５Ｒｎ：シフトレジスタｔ＋２．”’Ｉｎ １．
ｎｌＭＡＸ、ＤＥＴ ：最大値検出回路、ＳＷ：スイッ
チ
Claims (1)
- 【特許請求の範囲】 データ伝送の受信部において、 受信信号と非同期でそのクロック周波数のｎ倍（ｎは２
以上の整数）のくり返し周波数とほゞ等しいクロック周
波数で受信信号をサンプリングすると共に符号化し、 符号化された受信信号をｎビット毎に抽出される１ビッ
トづつ位相の異なるｎ組の系列に分離し、分離された各
系列毎に、サンプル値の絶対値を所定時間だけ積算し、 積算結果が最大となる系列のサンプル値のサインビット
を受信出力とすることを特徴とするクロック非同期デー
タ検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203457A JPH0681133B2 (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203457A JPH0681133B2 (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265538A true JPS6265538A (ja) | 1987-03-24 |
| JPH0681133B2 JPH0681133B2 (ja) | 1994-10-12 |
Family
ID=16474439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203457A Expired - Fee Related JPH0681133B2 (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681133B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262138A (ja) * | 1988-08-26 | 1990-03-02 | Mitsubishi Electric Corp | データ取込回路 |
| JPH02192252A (ja) * | 1988-04-15 | 1990-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 搬送波同期復調装置 |
-
1985
- 1985-09-17 JP JP60203457A patent/JPH0681133B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192252A (ja) * | 1988-04-15 | 1990-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 搬送波同期復調装置 |
| JPH0262138A (ja) * | 1988-08-26 | 1990-03-02 | Mitsubishi Electric Corp | データ取込回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681133B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |