JPS6265537A - クロツク非同期デ−タ検出方式 - Google Patents

クロツク非同期デ−タ検出方式

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JPS6265537A
JPS6265537A JP60203456A JP20345685A JPS6265537A JP S6265537 A JPS6265537 A JP S6265537A JP 60203456 A JP60203456 A JP 60203456A JP 20345685 A JP20345685 A JP 20345685A JP S6265537 A JPS6265537 A JP S6265537A
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JP
Japan
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clock pulse
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signal
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JP60203456A
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Shigeo Nakajima
繁雄 中島
Tsutomu Sakai
勉 坂井
Yukio Inoue
行雄 井上
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Nippon Telegraph and Telephone Corp
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Nippon Telegraph and Telephone Corp
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0054Detection of the synchronisation error by features other than the received signal transition
    • H04L7/007Detection of the synchronisation error by features other than the received signal transition detection of error based on maximum signal power, e.g. peak value, maximizing autocorrelation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0332Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with an integrator-detector

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  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はクロック非同期データ検出方式に関し、とくに
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
(従来の技術) 従来、バースト状データ信号の伝送においては、受信機
のクロック発振器出力を受信データ信号のクロック周波
数の位相と同期させる必要があるため、データ信号の前
にクロック同期引込み用のプレアンブルビットを付加し
ていた。
第3図はバースト状にデータ信号を伝送する従来方式の
フレーム構成図を示す。第3図において、PREはプレ
アンブルビットで、フレーム信号およびデータ信号を判
別するためのクロック発振器を同期させるためのビット
である。FRはフレーム信号用ビットで、データ信号の
始まりを教える役目を行ない、常に同じ符号パターンと
なっている。またDATAはデータ信号そのものである
(発明が解決しようとする問題点) 第3図からも理解できるように、プレアンブルビットP
REが必要であるため伝送路の使用効率(=(データ信
号ビットr)ATA)/(プレアンプルビットPRE+
フレーム信号ビットFR+データ信号ビットDATA)
)が非常に低かった。
本発明はこの点を改善することを目的とする。
(問題点を解決するための手段) 本発明においては、受信データ信号のクロック周波数と
ほゞ等しい周波数の発振器出力から複数の位相が異なる
クロックパルス列を発生し、このクロックパルス別に受
信信号をサンプリングするとともにアナログ/ディジタ
ル変換を行ない、その絶対値をある時間積算し、積算し
た結果が最大となるクロックパルス列で受信信号の符号
を判別する。
(作用) 本発明のフレーム構成はプレアンブルビットPREを無
くし、フレーム信号ビットFRとデータ信号ビットDA
TAより構成する。受信信号はこれと非同期の複数系列
のクロックパルス列により判別され、各クロックパルス
列による判別結果の絶対値の総和が最大のもの(符号誤
りが最小のものに対応する)を与えるクロックパルス列
によす受信信号の判別が行なわれる。
(実施例) 第1図は本発明の回路構成例で、受信機の復調器I)E
Mの出力をn分割分配器)(YFIでn個の出力に分配
する。この出力を受信側で作成したクロック周波数と同
一周波数のn相のクロックパルスを発生し、それぞれア
ナログ/ディジタル変換器A / D 1 、 A /
 D 2 、− 、 A / D n −1、A / 
Dnに接続し、受信信号をサンプリングし符号化する。
このクロックの発生方法として例えば受信データ信号の
クロック周波数とほぼ等しい周波数で発振したクロック
発振器CLKの出力をn−1個の遅延回路DET、#1
.I)EL#2.・・・、I)EL#n−1を通してク
ロック発振周波数の1周期をn個の位相が異なるクロッ
クパルス31.#2゜・・・、#nを発生させたり、ク
ロックのn倍のパルスを発生させそれをn分周してn相
のパルス列を発生させる方法がある。
符号化して得られるディジタル信号から正負をあられす
サインビットを除去し、残りの絶対値をあられすビット
をそれぞれの積算器ACU1..ACU 2 、− 、
 A CU n −1、A CU nに接続し、所定の
時間積算する。積算された結果は最大値検出回路MAX
、DETに接続され、積算した結果が最大であるクロッ
ク系列を判定する。この判定出力はスイッチSWに接続
され、積算結果が最大となったクロックパルス系列と同
じ系列を受信機出力となるように切替える。SRI、S
R2,・・・。
5Rn−1,SRnはシフトレジスタで、積算器A C
Uでの積算時間と等しいかまたは長くなるように通過時
間を選定する。シフトレジスタSRと接続されるアナロ
グ/デジタル変換器A/D出力信号は符号化されたディ
ジタル信号の正負を表わすサインビットのみが出力され
るように接続する。
なお、積算結果が最大となる場合とは、復調出力の振幅
の最大点でサンプリングすることに対応し、この場合に
符号誤りが最も小さくなる。
第2図は各アナログ/ディジタル変換器A/Dに加わる
復調器DEM出力とサンプリングのタイミング関係を示
した図である。各アナログ/ディジタル変換器A / 
D 1 、 A / D 2 、− 、 A / D 
n−1,A/Dnに加わる復調器DEM出力は分配器H
YBで分配されるのみであり、同じ位相である。したが
って、代表してDEM出力波形で示す。
各アナログ/ディジタル変換器A/Di、A/D2、−
、A/Dn−1,A/Dnに加わるクロックパルス(サ
ンプリングパルス)を#1.#2.・・・。
#n−1.#nで示す。図からも容易に理解できるよう
に、クロックパルス#mでサンプリングされた系列が最
大の積算結果を与え、この系列でデータ信号が判定され
た結果が受信機出力として出力される。
本発明の説明においてはデータ信号がバースト状に伝送
される場合について述べたが、別にデータ信号がバース
ト状だけでなくても適用できることは容易に理解できる
(発明の効果) 以上説明したように、本発明は受信信号に同期したクロ
ックパルスを発生する必要がないため、クロック同期に
必要なプレアンブルビットを除去することができ、伝送
路の使用効率を非常に高めることができる。又バースト
データばかりでなく連続データの復調にも利用できる。
【図面の簡単な説明】
第1図は本発明の回路構成の例、第2図は本発明のアナ
ログ/ディジタル変換器とクロックタイミングの関係を
示す図、第3図は従来のデータ伝送用フレーム構成の例
である。 PRE :プレアンプルビット、FR:フレーム信号用
ビット、DATA:データ信号ビット、DEM:復調器
、A/r)1.AlO2,・・・、 A/Dn−1,A
/Dn:アナログ/ディジタル変換器1.2.−、n−
1,n、HYR:信号分配器、CL K :クロック発
振器、DEL#1.r)EL#2 、− 、 D E 
T、 # n −1:遅延回路]、、2.−。 n−1、ACT)1.ACT)2.−、ACUn−1゜
ACLJn:積算器1.121−I n−1,n、 S
R1、SR2,−,5Rn−1,SRn :シフトレジ
スタ1,2.−、n−1,n、SW:スイッチ。

Claims (1)

  1. 【特許請求の範囲】 データ伝送の受信部において、 受信信号と非同期でそのクロック周波数とほゞ等しいく
    り返し周波数の複数系列の相互に位相の異なるクロック
    パルス系列を発生し、 受信信号を各クロックパルス系列毎にサンプリングする
    と共に符号化し、 符号化された信号の絶対値を、クロックパルス系列毎に
    所定時間だけ積算し、 最大の積算値を与えるクロックパルス系列で受信信号を
    判別して出力することを特徴とする、クロック非同期デ
    ータ検出方式。
JP20345685A 1985-09-17 1985-09-17 クロツク非同期デ−タ検出方式 Expired - Fee Related JPH0681132B2 (ja)

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JPS6265537A true JPS6265537A (ja) 1987-03-24
JPH0681132B2 JPH0681132B2 (ja) 1994-10-12

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02192252A (ja) * 1988-04-15 1990-07-30 Nippon Telegr & Teleph Corp <Ntt> 搬送波同期復調装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02192252A (ja) * 1988-04-15 1990-07-30 Nippon Telegr & Teleph Corp <Ntt> 搬送波同期復調装置

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JPH0681132B2 (ja) 1994-10-12

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