JPS6265537A - クロツク非同期デ−タ検出方式 - Google Patents
クロツク非同期デ−タ検出方式Info
- Publication number
- JPS6265537A JPS6265537A JP60203456A JP20345685A JPS6265537A JP S6265537 A JPS6265537 A JP S6265537A JP 60203456 A JP60203456 A JP 60203456A JP 20345685 A JP20345685 A JP 20345685A JP S6265537 A JPS6265537 A JP S6265537A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock pulse
- series
- signal
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/007—Detection of the synchronisation error by features other than the received signal transition detection of error based on maximum signal power, e.g. peak value, maximizing autocorrelation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0332—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with an integrator-detector
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はクロック非同期データ検出方式に関し、とくに
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
（従来の技術）
従来、バースト状データ信号の伝送においては、受信機
のクロック発振器出力を受信データ信号のクロック周波
数の位相と同期させる必要があるため、データ信号の前
にクロック同期引込み用のプレアンブルビットを付加し
ていた。
のクロック発振器出力を受信データ信号のクロック周波
数の位相と同期させる必要があるため、データ信号の前
にクロック同期引込み用のプレアンブルビットを付加し
ていた。
第３図はバースト状にデータ信号を伝送する従来方式の
フレーム構成図を示す。第３図において、ＰＲＥはプレ
アンブルビットで、フレーム信号およびデータ信号を判
別するためのクロック発振器を同期させるためのビット
である。ＦＲはフレーム信号用ビットで、データ信号の
始まりを教える役目を行ない、常に同じ符号パターンと
なっている。またＤＡＴＡはデータ信号そのものである
。
フレーム構成図を示す。第３図において、ＰＲＥはプレ
アンブルビットで、フレーム信号およびデータ信号を判
別するためのクロック発振器を同期させるためのビット
である。ＦＲはフレーム信号用ビットで、データ信号の
始まりを教える役目を行ない、常に同じ符号パターンと
なっている。またＤＡＴＡはデータ信号そのものである
。
（発明が解決しようとする問題点）
第３図からも理解できるように、プレアンブルビットＰ
ＲＥが必要であるため伝送路の使用効率（＝（データ信
号ビットｒ）ＡＴＡ）／（プレアンプルビットＰＲＥ＋
フレーム信号ビットＦＲ＋データ信号ビットＤＡＴＡ）
）が非常に低かった。
ＲＥが必要であるため伝送路の使用効率（＝（データ信
号ビットｒ）ＡＴＡ）／（プレアンプルビットＰＲＥ＋
フレーム信号ビットＦＲ＋データ信号ビットＤＡＴＡ）
）が非常に低かった。
本発明はこの点を改善することを目的とする。
（問題点を解決するための手段）
本発明においては、受信データ信号のクロック周波数と
ほゞ等しい周波数の発振器出力から複数の位相が異なる
クロックパルス列を発生し、このクロックパルス別に受
信信号をサンプリングするとともにアナログ／ディジタ
ル変換を行ない、その絶対値をある時間積算し、積算し
た結果が最大となるクロックパルス列で受信信号の符号
を判別する。
ほゞ等しい周波数の発振器出力から複数の位相が異なる
クロックパルス列を発生し、このクロックパルス別に受
信信号をサンプリングするとともにアナログ／ディジタ
ル変換を行ない、その絶対値をある時間積算し、積算し
た結果が最大となるクロックパルス列で受信信号の符号
を判別する。
（作用）
本発明のフレーム構成はプレアンブルビットＰＲＥを無
くし、フレーム信号ビットＦＲとデータ信号ビットＤＡ
ＴＡより構成する。受信信号はこれと非同期の複数系列
のクロックパルス列により判別され、各クロックパルス
列による判別結果の絶対値の総和が最大のもの（符号誤
りが最小のものに対応する）を与えるクロックパルス列
によす受信信号の判別が行なわれる。
くし、フレーム信号ビットＦＲとデータ信号ビットＤＡ
ＴＡより構成する。受信信号はこれと非同期の複数系列
のクロックパルス列により判別され、各クロックパルス
列による判別結果の絶対値の総和が最大のもの（符号誤
りが最小のものに対応する）を与えるクロックパルス列
によす受信信号の判別が行なわれる。
（実施例）
第１図は本発明の回路構成例で、受信機の復調器Ｉ）Ｅ
Ｍの出力をｎ分割分配器）（ＹＦＩでｎ個の出力に分配
する。この出力を受信側で作成したクロック周波数と同
一周波数のｎ相のクロックパルスを発生し、それぞれア
ナログ／ディジタル変換器Ａ ／ Ｄ １ 、 Ａ ／
Ｄ ２ 、− 、 Ａ ／ Ｄ ｎ −１、Ａ ／
Ｄｎに接続し、受信信号をサンプリングし符号化する。
Ｍの出力をｎ分割分配器）（ＹＦＩでｎ個の出力に分配
する。この出力を受信側で作成したクロック周波数と同
一周波数のｎ相のクロックパルスを発生し、それぞれア
ナログ／ディジタル変換器Ａ ／ Ｄ １ 、 Ａ ／
Ｄ ２ 、− 、 Ａ ／ Ｄ ｎ −１、Ａ ／
Ｄｎに接続し、受信信号をサンプリングし符号化する。
このクロックの発生方法として例えば受信データ信号の
クロック周波数とほぼ等しい周波数で発振したクロック
発振器ＣＬＫの出力をｎ−１個の遅延回路ＤＥＴ、＃１
．Ｉ）ＥＬ＃２．・・・、Ｉ）ＥＬ＃ｎ−１を通してク
ロック発振周波数の１周期をｎ個の位相が異なるクロッ
クパルス３１．＃２゜・・・、＃ｎを発生させたり、ク
ロックのｎ倍のパルスを発生させそれをｎ分周してｎ相
のパルス列を発生させる方法がある。
クロック周波数とほぼ等しい周波数で発振したクロック
発振器ＣＬＫの出力をｎ−１個の遅延回路ＤＥＴ、＃１
．Ｉ）ＥＬ＃２．・・・、Ｉ）ＥＬ＃ｎ−１を通してク
ロック発振周波数の１周期をｎ個の位相が異なるクロッ
クパルス３１．＃２゜・・・、＃ｎを発生させたり、ク
ロックのｎ倍のパルスを発生させそれをｎ分周してｎ相
のパルス列を発生させる方法がある。
符号化して得られるディジタル信号から正負をあられす
サインビットを除去し、残りの絶対値をあられすビット
をそれぞれの積算器ＡＣＵ１．．ＡＣＵ ２ 、− 、
Ａ ＣＵ ｎ −１、Ａ ＣＵ ｎに接続し、所定の
時間積算する。積算された結果は最大値検出回路ＭＡＸ
、ＤＥＴに接続され、積算した結果が最大であるクロッ
ク系列を判定する。この判定出力はスイッチＳＷに接続
され、積算結果が最大となったクロックパルス系列と同
じ系列を受信機出力となるように切替える。ＳＲＩ、Ｓ
Ｒ２，・・・。
サインビットを除去し、残りの絶対値をあられすビット
をそれぞれの積算器ＡＣＵ１．．ＡＣＵ ２ 、− 、
Ａ ＣＵ ｎ −１、Ａ ＣＵ ｎに接続し、所定の
時間積算する。積算された結果は最大値検出回路ＭＡＸ
、ＤＥＴに接続され、積算した結果が最大であるクロッ
ク系列を判定する。この判定出力はスイッチＳＷに接続
され、積算結果が最大となったクロックパルス系列と同
じ系列を受信機出力となるように切替える。ＳＲＩ、Ｓ
Ｒ２，・・・。
５Ｒｎ−１，ＳＲｎはシフトレジスタで、積算器Ａ Ｃ
Ｕでの積算時間と等しいかまたは長くなるように通過時
間を選定する。シフトレジスタＳＲと接続されるアナロ
グ／デジタル変換器Ａ／Ｄ出力信号は符号化されたディ
ジタル信号の正負を表わすサインビットのみが出力され
るように接続する。
Ｕでの積算時間と等しいかまたは長くなるように通過時
間を選定する。シフトレジスタＳＲと接続されるアナロ
グ／デジタル変換器Ａ／Ｄ出力信号は符号化されたディ
ジタル信号の正負を表わすサインビットのみが出力され
るように接続する。
なお、積算結果が最大となる場合とは、復調出力の振幅
の最大点でサンプリングすることに対応し、この場合に
符号誤りが最も小さくなる。
の最大点でサンプリングすることに対応し、この場合に
符号誤りが最も小さくなる。
第２図は各アナログ／ディジタル変換器Ａ／Ｄに加わる
復調器ＤＥＭ出力とサンプリングのタイミング関係を示
した図である。各アナログ／ディジタル変換器Ａ ／
Ｄ １ 、 Ａ ／ Ｄ ２ 、− 、 Ａ ／ Ｄ
ｎ−１，Ａ／Ｄｎに加わる復調器ＤＥＭ出力は分配器Ｈ
ＹＢで分配されるのみであり、同じ位相である。したが
って、代表してＤＥＭ出力波形で示す。
復調器ＤＥＭ出力とサンプリングのタイミング関係を示
した図である。各アナログ／ディジタル変換器Ａ ／
Ｄ １ 、 Ａ ／ Ｄ ２ 、− 、 Ａ ／ Ｄ
ｎ−１，Ａ／Ｄｎに加わる復調器ＤＥＭ出力は分配器Ｈ
ＹＢで分配されるのみであり、同じ位相である。したが
って、代表してＤＥＭ出力波形で示す。
各アナログ／ディジタル変換器Ａ／Ｄｉ、Ａ／Ｄ２、−
、Ａ／Ｄｎ−１，Ａ／Ｄｎに加わるクロックパルス（サ
ンプリングパルス）を＃１．＃２．・・・。
、Ａ／Ｄｎ−１，Ａ／Ｄｎに加わるクロックパルス（サ
ンプリングパルス）を＃１．＃２．・・・。
＃ｎ−１．＃ｎで示す。図からも容易に理解できるよう
に、クロックパルス＃ｍでサンプリングされた系列が最
大の積算結果を与え、この系列でデータ信号が判定され
た結果が受信機出力として出力される。
に、クロックパルス＃ｍでサンプリングされた系列が最
大の積算結果を与え、この系列でデータ信号が判定され
た結果が受信機出力として出力される。
本発明の説明においてはデータ信号がバースト状に伝送
される場合について述べたが、別にデータ信号がバース
ト状だけでなくても適用できることは容易に理解できる
。
される場合について述べたが、別にデータ信号がバース
ト状だけでなくても適用できることは容易に理解できる
。
（発明の効果）
以上説明したように、本発明は受信信号に同期したクロ
ックパルスを発生する必要がないため、クロック同期に
必要なプレアンブルビットを除去することができ、伝送
路の使用効率を非常に高めることができる。又バースト
データばかりでなく連続データの復調にも利用できる。
ックパルスを発生する必要がないため、クロック同期に
必要なプレアンブルビットを除去することができ、伝送
路の使用効率を非常に高めることができる。又バースト
データばかりでなく連続データの復調にも利用できる。
第１図は本発明の回路構成の例、第２図は本発明のアナ
ログ／ディジタル変換器とクロックタイミングの関係を
示す図、第３図は従来のデータ伝送用フレーム構成の例
である。 ＰＲＥ ：プレアンプルビット、ＦＲ：フレーム信号用
ビット、ＤＡＴＡ：データ信号ビット、ＤＥＭ：復調器
、Ａ／ｒ）１．ＡｌＯ２，・・・、 Ａ／Ｄｎ−１，Ａ
／Ｄｎ：アナログ／ディジタル変換器１．２．−、ｎ−
１，ｎ、ＨＹＲ：信号分配器、ＣＬ Ｋ ：クロック発
振器、ＤＥＬ＃１．ｒ）ＥＬ＃２ 、− 、 Ｄ Ｅ
Ｔ、 ＃ ｎ −１：遅延回路］、、２．−。 ｎ−１、ＡＣＴ）１．ＡＣＴ）２．−、ＡＣＵｎ−１゜
ＡＣＬＪｎ：積算器１．１２１−Ｉ ｎ−１，ｎ、 Ｓ
Ｒ１、ＳＲ２，−，５Ｒｎ−１，ＳＲｎ ：シフトレジ
スタ１，２．−、ｎ−１，ｎ、ＳＷ：スイッチ。
ログ／ディジタル変換器とクロックタイミングの関係を
示す図、第３図は従来のデータ伝送用フレーム構成の例
である。 ＰＲＥ ：プレアンプルビット、ＦＲ：フレーム信号用
ビット、ＤＡＴＡ：データ信号ビット、ＤＥＭ：復調器
、Ａ／ｒ）１．ＡｌＯ２，・・・、 Ａ／Ｄｎ−１，Ａ
／Ｄｎ：アナログ／ディジタル変換器１．２．−、ｎ−
１，ｎ、ＨＹＲ：信号分配器、ＣＬ Ｋ ：クロック発
振器、ＤＥＬ＃１．ｒ）ＥＬ＃２ 、− 、 Ｄ Ｅ
Ｔ、 ＃ ｎ −１：遅延回路］、、２．−。 ｎ−１、ＡＣＴ）１．ＡＣＴ）２．−、ＡＣＵｎ−１゜
ＡＣＬＪｎ：積算器１．１２１−Ｉ ｎ−１，ｎ、 Ｓ
Ｒ１、ＳＲ２，−，５Ｒｎ−１，ＳＲｎ ：シフトレジ
スタ１，２．−、ｎ−１，ｎ、ＳＷ：スイッチ。
Claims (1)
- 【特許請求の範囲】 データ伝送の受信部において、 受信信号と非同期でそのクロック周波数とほゞ等しいく
り返し周波数の複数系列の相互に位相の異なるクロック
パルス系列を発生し、 受信信号を各クロックパルス系列毎にサンプリングする
と共に符号化し、 符号化された信号の絶対値を、クロックパルス系列毎に
所定時間だけ積算し、 最大の積算値を与えるクロックパルス系列で受信信号を
判別して出力することを特徴とする、クロック非同期デ
ータ検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345685A JPH0681132B2 (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345685A JPH0681132B2 (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265537A true JPS6265537A (ja) | 1987-03-24 |
| JPH0681132B2 JPH0681132B2 (ja) | 1994-10-12 |
Family
ID=16474422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20345685A Expired - Fee Related JPH0681132B2 (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681132B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192252A (ja) * | 1988-04-15 | 1990-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 搬送波同期復調装置 |
-
1985
- 1985-09-17 JP JP20345685A patent/JPH0681132B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192252A (ja) * | 1988-04-15 | 1990-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 搬送波同期復調装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681132B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |