SU570207A1 - Устройство дл передачи цифровых многоканальных сообщений - Google Patents

Description

1

Изобретение относитс  к /передаче информации и может использоватьс  в адаптивных многоканальных цифровых телеметрическах системах дл  помехоустойчивости передачи сообщений с малой избыточностью.

Известно устройство дл  передачи цифровых многоканальных сообщений, содержаще синхронизатор , аналого-цифровой преобразова ель , элемент равнозначности, генераторы М-последовательностбй , блоки элементов И и элемент ИЛИ i .

Однако в известном устройстве снижаетс  помехоустойчивость передачи сообщений при сокращении избыточности исходного сигнала .

Цель -изобретени  - повьииение помехоустойчивости передачи при сокращении избыточности исходного сигнала.

Дл  этого в устройство дл (передачи циф ровых многоканальных сообщений, содержащее синхронизатор, аналого-цифровой преобразователь , элемент равнозначности, генераторы М последовательностей, блоки элементов И в элемент ИЛИ, коммутатор и анали;затор каналов ,блок пам ти, преобразбватель параллельного кода в последовательный, ,старт-стопный .запоминающий блок, задержки и последовательно соединенные счетчик и дешифратор. Выход коммута тора каналов подключен к входу аналогоцифрового преобразовател , выходы которог подключены к анализатора каналов непосредственно и через блок пам ти, а через последовательно соединенные первый блок элементов И и преобразователь :параллельного кода в последовательный -;к входу элемента равнозначности. При этом анализатора каналов подклкиен к дру;гим входам первого блока элементов И и через элемент задержки к входам второго блока элементов И. Его входысоединены с

выходами дешифратора, а выходы второго блока элементов И подключены через соответствующие iгенераторы М-последова . тельностй к входам элемента ИЛИ, выход которого подключен к другому входу элемента равнозначности, В1 ход которого подключен к аходу старт-стопного запоминающего блока, второй вход которого соединен с выходом другого генератора М-последовательности , управл юший вход которого и управл ющие входы коммутатора каналов, блока пам ти и счетчика соединены с соответствуюшими выходами сиахрониэа ора.

На чертеже изображена структурна  электрическа  схема предлагаемого устройства. Оно содержит синхронизатор 1, аналогоцифровой преобразователь 2, элемент равноаначностн 3, генераторы М - последовательнс стей 4, блоки элементовИ 5,6 и элемент ИЛИ 7, коммутатор 8, анализатор. 9 каналов, блок пам ти 10, преобразовател параллельного кода в последовательный 11, старт-стопный запом1гааюший блок; 12, эле- мен задержки 13 и последовательно соединенные счетчик 14 и дешифратор 15, причем выход коммутатора 8 каналов под5и}Ючен к входу аналого-цифрового преобразова :еп  2, выходы которого ппдк 1ючены к входам анализатора 9 каналов непосредственно и через блок пам ти 10, а через последовательно соединенные первый блoк элементов И 5; и преобразователь параллельного кода в последовательный 11 к входу элемента равнозначности 3, Выход анализатора 9 каналов подключен к другим входам первого блока элементов И 5, и через элемент задержки 13 к входам второго блока элементов И 6, другие входы которого соедииены с выходами дешифратора 15, а выходы Второго блока элементов И 6 подключены через соответствующие генераторы М-последовательностей 4 к входам элемента ИЛИ 7 выход которого подключен к другому входу элемента равнозначности 3, выход которого подключен к входу старт стопного запоминающего блока 12, второй вход которого соединен с выходом другого генератора Мпоследовательности 16, Его управл юший вход и управл ющие входы коммутатора каналов 8, блока пам ти 10 и счетчика 14 соединены с соответствующими выходами синхронизатора 1.

Устройство работает следующим образом Сигналы си1кронизатора 1 управл ют работой коммутатора 8 каналов с помощью которого на вход аналого-цифрового преобразовател  2 поочередно поступают сигналы всех W канапов, авсчетчйке 14будетфик- сирова/гьс  двоичный адрес текущего канала . Аналого-цифровой преобразователь 2 в соответствии с амплитудой входного сигнала вырабатывает кодовую комбинацию в виде параллельного двоичного кода.Разр ды кодовых комбинаций по соответствующим шинам подаютс  на входы анализатора -Q 1саналов к блока пам ти 10, С его выхода снимаетс  кодова  комбнз аци  в параллель- ном коде, отображающа , значение сигнала

4

данного канала в точке отсчета, нредшествуюшей рассматриваемой и отсто щей на врем  равное периоду опроса. В.ходна  и выходна  кодовые комбинации сравниваютс  в анализаторе 9 . .каналов. Если абсолютна  величина разности ах значений меньше заданной величины.то на выходе анализатора 9 каналов сигнал отсутствует,при этом блоки элементов И 5 и 6 будут закрыты по управл ющим входам. Вследствие этого разр ды информационной кодовой комбинации на входы преобразовател  параллельного кода в последовательный 11 не поступают. По этой же причине не может поступить запускающий сигнал с выхода данного канала дешифратора 15 на вход соответствующего генератора М-последоват льности 4. Если указан- на  разность превышает по асболютной величине заданную, то на выходе анализатора каналов 9 образуетс  управл юший сигнал, который открывает первый блок, элементов И 5, и текуща  кодова  комбинаци  поступает на В.ХОД преобразовател  параллельного кода в последовательньШ 11, Этот же управл ющий сигнал с выхода анализатора 9 , каналов, задержанный элементом задержки 13 на врем  преобразовани  параллельного кода в ;-последовательный, поступает на входы второго блока элементов И 6, и запускающий сигнал данного канала с соответствующего выхода дешифратора 15 подаетс  дл  запуска генератора М-последовательности 4 данного канала, который вырабатывает циклическую М-последовательность, длительность которой равна длительности одного символа (О или 1) информационной двои1ной комбинации, а количество циклов равно числу разр дов информационной двоичной Комбинации,

Таким оразом, на входы элемента равнозначности 3 одновременно подаютс  один двоичный разр д информационной комбинации с выхода. преобразовател  параллельного кода в последовательный 11 и М-последовательность с выхода элемента ИЛИ 7 струтуры , присущей только номеру данного ка . нала. На выходе элемента равнозначности 3 б5Дут последовательно сформированы Мпоследовательности структуры данного номера канала, промодулированные инфсрмационно двоичной кодовой комбинацией также данного канала (символу i соответствует пр ма  М-последовательность, а символу О обратна ). Аналогичным образом в предлагаемом устройстве будут сформированы Мпоследовательности структур, соответствук щнх номерам каналов, по которым текущие информационные кодовые комбинации  вл ютс  существенными (неизбыточными). Стартстопный запоминающий блок 12 обеспечи Вает сдвиг М-послбдовательностей|неизбыто ных каналов к началу кадра передачи инфор . мании за счет свободных канальных интерв лов с избыточными выборками и равномерную вьщачу сообщений в канал св зи. В старт-стопный запоминающий блок 12 с вы .хода Другого генератора М-последовательно ти 16 (маркера кадра) периодически с частотой опроса каналов поступает синхронизирующа  последовательность, котора  nep даетс  в начале каждого кадра и испотьзуетс  на приемной стороне дл  синхронизации местного  ронизатора. ормула изобретени  . Устройство дл  передачи цифровых многоканальных сообщений, содермсашее синхронизатор , аналогс5-цифров1гй Преобразователь элемент равнозначности, генераторы Мпоследовательностей , блоки элементов И и а емент ИЛИ, отличаюшеес  тем, что, с целью повышени  помехоустойчивости передачи при сокращении избыточности исходного , введень коммутатор каналов, анализатор каналов, блок пам ти , преобразователь параллельнс го кода в последовательный, старт-стопный запоминаю щий блсук, элемент задержки н последовател но соединенные счетчик и дешифратор, причем выход Коммутатора каналов подключен к входу аналого-цифрового преобразовате   , выходы которого подключены ч входам анализатора каналов непосредственно и черс блок пам ти, а через последовательно соединенные первый блок элементов И и преобразователь параллельного кода в последовательный - к входу элемента равноаначности , при этом выход анализатора каналов подключен к входам первого блока элемеиITOB И и через элемент задержки - к входак второго блока элементов И, другие входы которого соединены с выходами дешифруетера , а выходы второго блока элементов И подключены через соответствующие генера-, торы М-последовательностей к входам элемента ИЛИ, выход которого подключен к другому входу элемента равнозначности, выход которого подключен к входу стартстопного запоминающего блока, второй вход которого соединен с выходом друго- го генератора М-сгоследовательности, управл ющий вход которого и управл ющие входы коммутатора каналов, блока пам ти и счетчика соединеиъ с соответствующими выходами синхронизатора. 1. Венедиктов М. Д. и др. Асинхронные адресные системы св зи. М,, Св зь , 1968, с. 49-5О.

елоды

U±i4