SU944134A2 - Устройство синхронизации по циклам - Google Patents

Устройство синхронизации по циклам Download PDF

Info

Publication number
SU944134A2
SU944134A2 SU802957894A SU2957894A SU944134A2 SU 944134 A2 SU944134 A2 SU 944134A2 SU 802957894 A SU802957894 A SU 802957894A SU 2957894 A SU2957894 A SU 2957894A SU 944134 A2 SU944134 A2 SU 944134A2
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
signal
accumulator
additional
Prior art date
Application number
SU802957894A
Other languages
English (en)
Inventor
Геннадий Константинович Дашин
Original Assignee
Предприятие П/Я Р-6465
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6465 filed Critical Предприятие П/Я Р-6465
Priority to SU802957894A priority Critical patent/SU944134A2/ru
Application granted granted Critical
Publication of SU944134A2 publication Critical patent/SU944134A2/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ
1
Изобретение относитс  к технике св зи и может использовано в многоканальных системах передачи сигналов с импульсно-кодовой модул цией и дельта-модул цией .
По основному апт. св. № 565402 известно устройство синхронизации по циклам, содержащее последовательно соединенные формирователь тактовых импульсов , элемент запрета, делитель-распределитель и регистр сдвига, к второмувходу которого и первому входу элемента задержки подключен выход формировате-. л  тактовых импульсов, вход которого объединен с первыми входами блоков опробывани  импульсных позиций, к вторым входам которых, кроме первого, подключены выходы элемента задержки, к Второму входу которого, а также к второму входу первого блока опробывани  импульсных ПО31ЩИЙ подключен выход первого элемента ИЛИ, при этом Выходы регистра сдвига подключены соответственно к третьим входам блоков
опробывани  импульсных позиций, узла перезаписи сигналов несоответстви , к первому входу первого расшириуел  и через элемент И к первым входам остальных расширителей, третьему входу элемента И и соответствующим входам элемента И-ИЛИ, выход которого подключен к второму входу элемента запрета и первому входу первого элемента
,д ИЛИ, к второму входу которого и четвертому входу первого блока опробывани  импульсных позиций подключен выход делител т-распределител , при этом выход первого и третьего блоков опробывани 
5 импульсных поз|щий подключены к )лторым входам соответствующих расширителей , а Выход второго блока onpc Gi-iBaНИЯ импульсных позицией ПОДКЛЮЧ«Е1 к
соответствующему входу узла переаапп20 си сигналов несоответстви , к другим соответствующим входам которого подключены выходы второго и третьего р сщирителей , а выход первого pnciiiiTfunoл  подключен к первому входу
И, причем выход первого блока опробываии  импульсных позиций подключен ко входу первого накопител , а выход третьего расширител  подключен к соответствующему входу элемента И-ИЛИ ClJ
Однако известное устройство характеризуетс  низкой помехоустойчивостью.
Цель изобретени  - повышение помехоустойчивости .
Цель достигаетс  тем, что в устройство синхронизации по циклам введены первый и второй дополнительные элементы И, второй накопитель.последовательjfo соединенные первый триггер и блок индикации, а также второй элемент ИЛИ и последовательно соединенные коммутатор , второй триггер и третий дополнительный элемент И, выход которого подключен к установочным входам первого и второго накопителей, выходы которых подключены к первому и второму управл ющим входам коммутатора, к первому разрешающему входу которого, а также к первому входу второго элемента ИЛИ подкт ючен выход первого блока опробывани  импульсных позиций, а к второму разрешающему входу KOMMyTaTqja, входу накопител  .и второму входу второго элемента ИЛИ через пе1)Вый дополнительный элемент И подключен выход первого расширител , при этом выход второго элемента ИЛИ подключен к второму входу третьего дополнительного элемента И, выход второго накопител  подключен к второму входу второго триггера и первому входу первого триггера, к второму входу которого подключен выход коммутатера , а выход первого триггера подключен к второму входу элемента И и первому входу второго дополнительного элемента И, к второму, и третьему входам которого подключены выходы первого и второго расширителей, а выход втсрого дополнительного элемента И подключен к соответствующим входам элемента ИИЛИ , к дополнительному входу которого, а также дополнительному входу узла. перезаписи сигналов несоответстви  подключен дополнительный выход элемента И
Кроме того, элемент И выполнен в виде последовательно соединенных первого элемента и второго элемента И, при этом входы первого элемента И  вл ютс  первым и вторым входами элемента И вход второго элемента И  вл етс  третьим входом элемента И, а выходы первого и второго элементов И  вл ютс  соответственно дополнительными выходом и выходом элемента И.
На чертеже приведена структурна  электрическа  схема устройства.
Устройство синхронизации по циклам содержит формирователь 1 тактовых импульсов , блоки 2-4 опробывани  импульсных позиций, расширители 5 - 7, делитель-распределитель 8, элементы ИИЛИ 9, первый элемент ИЛИ 10, элемент задержки 11, накопители 12 и 13, регистр 14 сдвига, узел 15 перезаписи сигналов несоответстви , элемент запрета 16, коммутатор 17, триггеры 18 и 19, блок 2О индикации, дополнительные элемента И 21 - 23, элемент И 24, содержащий первый и второй элементы И 25 и 26, второй элемент ИЛИ 27.
Устройство работает следующим образом .
В состо нии синхронизации импульсы
тактовой частоты с выхода формировател  1 через элемент загфета 16 поступают на-вход делител -распределител  8, осуществл ющего деление частоты сле .довани  тактовых импульсов до частоты
следовани  циклов.
На первом - п том выходах регистра 14 сдвига формируютс  импульсы, задержанные относительно выходного импульса делител -распределител  8 на один - п ть периодов тактовой частоты соответственно. На вход блока 2 опро- бывани  импульсных позиций в режиме синхронизма с выхода делител -распределител  8 через первый элемент ИЛИ 10 поступает опробывающий сигнал с частотой следовени  цикла, а на входы блоков 3 и 4 опробывани  импульсных позиций с выходов элемента задержки 11 поступают такие же последовательности импульсов , но задержанные на один и два периода тактовой частоты соответственно. В установившемс  режиме (в режиме синхронизма) блок 2 огфобывани  импульсных позиций опробывает чередующиес  символы 1-0 - 1-О... синхросигнала цикла , а блоки 3 и 4 опробывани  импульсных позиций опробывают символы, чередующиес  по случайному закончу. Если блок 2 опробывани  импульсных позиций

Claims (2)

  1. опробывает пары символов, среди которых имеютс  пары одинаковых символов, разделенных временем цикла, то на выходе блока 2 опробьшани  импульсных позиций формируютс  импульсы несоответстви  отробываемых символом символам синхросигнапа цикла( сигнал ошибки). В случае отсутстви  на выходе блока 2 опробывани  импульсных позиций сигнала ошибки гфи опробывании лары символов, разде- ленных временем цикла, на выходе первого дополнительного элемента И 21 формируетс  сигнал синхронизма т.е. сигнал соответстви  опробываемых символов символам синхросигнала цикла. Сигналы ошибок поступают на вход первого накопител  12, а сигналы синзфонизма поступают на вход второго накопител  13 (сигналов синхронизма). При частоте следовани  сигналов ошибки большей частоты следовани  сигналов синзфонизма, первым заполн етс  первый накопитель 12. Сигнал с выхода первого накопител  12 разрешает поступление сигнала ошибки через коммутатор 17 на вход втсрого триггера 19. Псюледний ус танавливаетс  в состо ние, при котором сигнал с выхода второго элемента ИЛИ 2 через третий дополнительный элемент И 23 устанавливает накопители 12 и 1 в исходное состо ние. Таким образом, в режиме синхронизма, при котором чаС тота следовани  сигналов синхронизма вьпце частоты следовани  сигналов , второй накопитель 13 сигналов синхронизма заполн етс  раньше первого накопител  12. Это обеспечивает систематический сброс первого накопител  12 в исходное состо ние и предотвращает переход устройства в режим поиска (сбой синхронизма) при искажени х последовательности сишфосимволов . Сигналами с одного из выходов коммутатора 17 или с выхода второго накопител  13 первый триггер 18 переводитс  в соответствующее состо ние , обеспечивающее соответственно установление режима поиска или режима синхронизма. Сигнал с выхода первого триггера 18 поступает на входы второго дополнительного элемента И 26 и элемента И 25, а также на вход блок 2О индикации с помощью которого индицируетс  режим работы устройства (поиск или синхронизм). Индикаци  режима работы позвол ет оценить степень помехоустойчивости синхронизма по циклам и прин ть необходимьш меры по повыше нию верности приема символов группово го сигнала (например, путем более тщательного подбора порога отсечки шумового сигнала, изменени  с иентацин антенны и т.п.). Таким образом, устройство синзфонизации по циклам обеспечивает повьш1е кие помехоустойчивости при уменьшении соотношени  сигнал/шум на его входе. Формула изобретени  1. Устройство синхронизации по цик лам по авт. св. N 5654О2, отличающеес  тем, что, с целью повышени  помехоустойчивости, введены первый и второй дополнительные элементы И, второй накопитель, последовательно соединенные первый триггер и блок индикации, а также второй элемент ИЛИ и последовательно соединенные коммутатор, второй триггер и третий дополнительшый элемент И, выход которо го подключен к установочным: входам первого и второго накопителей, вькоды которых подключены к первому и второму управл ющим входам коммутатора, к первому разрешающему входу которого , а также к первому входу элемента ИЛИ подключен выход первого блока опробывани  импульсных позиций, а к второму ра ешающему входу ком мутатора , входу второго накопител  и втсфому входу второго элемента ИЛИ через первый дополнительный элемент И подключен второй Выход первого рас лирител , при этом выход элемента ИЛИ подключен к второму входу третьего дополнительного элемента И, выход второго накопител  подключен к второму входу второго триггера и первому входу первого триггера, к второму входу которого подключен второй выход коммутаTqpa , а выход первого триггера подключен к второму входу элемента И и первому входу второго дополнительного элемента И, к второму и третьему входам подключены выходы первого и расшщ)ителей, а выход BTqporo дополнительного элемента И подключен к соответствующим входам элемента ИИЛИ , к дополнительному входу которого, а также дополнительному входу узла перезаписи сигналов несоответстви  подключен дополнительный выход элемента И.
  2. 2. Устройство по п. 1, о т л и ч а ю щ е е с k тем, что элемент И выполнен в виде последовательно соединённых первого и второго элементов И, при этом входы первого элемента И  вл ютс  первым и вторым входами элемента И, вход второго элемента И  вл етс  третьим входом дпемента И, а выходы первого и второго эпе ментов И  вл ютс  соответственно дополнительным выходом и выходом элемента И. Источники информации, щ йн тые во внимание при экспертизе 1. Автсфское свидетельство СССР N 5654О2, кЛ. Н 04L 7/О8, 1974 (ЕРОТОТИП).
SU802957894A 1980-07-16 1980-07-16 Устройство синхронизации по циклам SU944134A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802957894A SU944134A2 (ru) 1980-07-16 1980-07-16 Устройство синхронизации по циклам

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802957894A SU944134A2 (ru) 1980-07-16 1980-07-16 Устройство синхронизации по циклам

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU565402 Addition

Publications (1)

Publication Number Publication Date
SU944134A2 true SU944134A2 (ru) 1982-07-15

Family

ID=20908807

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802957894A SU944134A2 (ru) 1980-07-16 1980-07-16 Устройство синхронизации по циклам

Country Status (1)

Country Link
SU (1) SU944134A2 (ru)

Similar Documents

Publication Publication Date Title
SU944134A2 (ru) Устройство синхронизации по циклам
JP2512004B2 (ja) 符号誤り率測定装置
SU1197068A1 (ru) Управл ема лини задержки
SU1598191A1 (ru) Устройство дл приема биимпульсных сигналов
SU767994A1 (ru) Устройство дл выделени синхросигнала
SU907838A2 (ru) Устройство цикловой синхронизации
SU593321A1 (ru) Устройство дл выделени синхросигнала из кодовых последовательностей
SU570207A1 (ru) Устройство дл передачи цифровых многоканальных сообщений
SU1083391A1 (ru) Приемник синхронизирующей рекуррентной последовательности
SU1062874A1 (ru) Приемник мажоритарно-уплотненных сигналов
SU1406587A1 (ru) Многоканальное устройство дл синхронизации многомашинных комплексов
SU1075434A2 (ru) Устройство синхронизации по циклам
RU2115248C1 (ru) Устройство фазового пуска
SU1424127A1 (ru) Устройство дл определени потери достоверности дискретной информации
SU1021015A1 (ru) Автокоррел ционный приемник сигналов с относительной фазовой модул цией
SU1215167A1 (ru) Устройство дл синхронизации импульсов
SU1392622A1 (ru) Устройство дл приема сигналов в многоканальной когерентной системе св зи
SU1525922A1 (ru) Устройство дл телеконтрол промежуточных станций системы св зи
SU903898A1 (ru) Сигнатурный анализатор
SU853671A1 (ru) Устройство дл контрол фазовыхиСКАжЕНий СигНАлА ВОСпРОизВЕдЕНи
RU1811003C (ru) Устройство дл разделени импульсов
SU590860A1 (ru) Устройство синхронизации псевдошумовых сигналов
RU1807575C (ru) Имитатор системы св зи с шумоподобными сигналами
SU1247876A1 (ru) Сигнатурный анализатор
SU1453621A1 (ru) Обнаружитель комбинаций двоичных сигналов